“本文主要分享了在Verilog設(shè)計過程中一些經(jīng)驗與知識點,主要包括循環(huán)語句(forever、repeat、while和for)、運算符?!?/p>
01
—
循環(huán)語句
在Verilog中存在著4種類型的循環(huán)語句(forever、repeat、while和for),其中“while”與“for”的使用方法與C語言中的基本類似。
“forever”語句
語句格式如下: forever begin //add codes end
仿真效果如下:rega;
initial begin
a = 0;
forever
begin
#5 a = ~a;
end
end
-
“repeat”語句
仿真結(jié)果如下:parameter times = 3;
reg[7:0]b_1,b_2;
initial
begin
b_1 = 0;
#10;
b_1 = 8'b0000_0100;
#10;
end
always@(b_1)
begin
b_2 = b_1;
repeat(times)
begin
b_2 = b_2 << 1;
end
end
在10ns的時候,b_1賦值為8’b0000_0100,這時候repeat語句觸發(fā),b_2變成了8’b0010_0000,可見b_2右移了三位,也就是repeat內(nèi)的語句重復(fù)執(zhí)行了3次。
-
“while”語句
仿真結(jié)果如下:reg[7:0]c_1,c_2;
initial
begin
c_1 = 0;
#10;
c_1 = 1;
c_2 = 8'b0000_0001;
while(c_1)
begin
c_2 = c_2 << 1;
#10;
if(c_2 == 8'b0001_0000)
c_1 = 0;
else
c_1 = 1;
end
end
-
“for”語句
-
先求表達(dá)式1;
-
求解表達(dá)式2。若其值為真,則執(zhí)行 for 語句中指定的內(nèi)嵌語句,然后執(zhí)行第3步;若表達(dá)式2值為假,則結(jié)束循環(huán),轉(zhuǎn)到第5步;
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求解表達(dá)式3;
-
轉(zhuǎn)回上面第2步繼續(xù)執(zhí)行;
-
循環(huán)結(jié)束,執(zhí)行 for 語句下面的語句。
示例代碼如下:
reg [7:0] d_1,d_2;
initial
begin
d_2 = 10;
#10;
for(d_1=1;d_1<5;d_1=d_1+1)
begin
d_2 = d_2 + 3;
#5;
end
end
02
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運算符
-
基本算術(shù)運算符
-
+ (加法運算符);
-
- (減法運算符);
-
* (加法運算符);
-
/ (除法運算符);
-
% (模運算符或者求余運算符,要求%兩側(cè)均為整型數(shù)據(jù),結(jié)果取第一個操作數(shù)的符號位,-10%3的結(jié)果是-1,11%-3的結(jié)果是2);
-
賦值運算符
-
=;
-
<=;
-
關(guān)系運算符
-
> (大于);
-
>= (大于等于);
-
? ? ? (小于);
-
<=? ? ? (小于等于);
-
== (等于);
-
!= (不等于);
-
=== (等于,可以比較含有X和Z的操作數(shù),在仿真中用的比較多);
-
!== (不等于,可以比較含有X和Z的操作數(shù),在仿真中用的比較多)。
-
邏輯運算符
-
&& (邏輯與);
-
|| (邏輯或);
-
! (邏輯非)。
-
條件運算符
?:
例子:y=x?a:b(當(dāng)x為真時,y=a,當(dāng)x為假時,y=b)。
-
位運算符
位運算符的操作數(shù)是幾位,結(jié)果也是幾位。
-
~ (取反);
-
& (按位與);
-
| (按位或);
-
^ (按位異或,XOR,相同為0,不同為1);
-
^~ (按位同或,相同為1,不同為0);
-
~& (與非,先按與的操作,然后結(jié)果取反);
-
~| (或非,先按或的操作,然后結(jié)果取反)。
-
移位運算符
-
<??? (左移,左移一位相當(dāng)于乘2);
-
>> (右移,右移一位相當(dāng)于除以2)。
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拼接運算符
{s1,s2,s3,s4}:將兩個或者多個信號拼接起來。
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縮減運算符(一元簡約運算符)
縮減運算符對單個操作數(shù)進(jìn)行與、或、非遞推運算,最后的結(jié)果是1位的二進(jìn)制數(shù)。具體過程如下:
-
先將操作數(shù)的第1位和第2位進(jìn)行與、或、非運算;
-
運算的結(jié)果與第3位進(jìn)行與、或、非運算;
-
一次類推,知道最后一位。
審核編輯:郭婷reg [3:0] a;
reg b;
b = &a; 等同于 b = ((a[0]&a[1])&a[2])&a[3]。
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原文標(biāo)題:Verilog基礎(chǔ)知識學(xué)習(xí)筆記(三)
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