因新冠疫情影響，第十九屆中國半導體封裝測試技術與市場年會(CSPT 2021)延后舉行并以在線直播的方式召開，日月光研發中心副總經理洪志斌博士透過預錄影片解析系統級封裝SiP多樣化應用以及先進封裝發展趨勢。

系統級封裝SiP、扇出型封裝Fan Out以及2.5D/3D IC封裝等先進封裝不僅可以最大化封裝結構I/O及芯片I/O，同時使芯片尺寸最小化，實現終端產品降低功耗并達到輕薄短小的目標。

本次演講洪博士特別舉例說明系統級封裝SiP應用在健康醫療上的高性能解決方案。以血糖監測系統CGM為例，洪博士指出，系統級封裝SiP解決方案將不同的MCU、ASIC、天線，以及各種不同功能的傳感器集成一個更小的系統級封裝SiP結構中，使系統的總尺寸減小60%但性能大為提高。

另一個案例是體外診斷模塊IVD，透過系統級封裝SiP技術，將基于PCB的模塊轉移到基板結構更小的SiP模塊，結合Wire Bond和選擇性塑封技術，在基板結構的頂端可整合傳感芯片。利用基板結構，許多不同的應用例如針對微流體用途的需求可在其頂部加上玻璃支架，成為尺寸更小的多用途微流體測量模塊。

根據不同的應用需求，可選擇最適合的封裝技術，而不同的封裝技術都有其獨特的定位與特性，其中最典型的技術包括系統級封裝SiP、扇出型封裝Fan Out、2.5D/3D IC封裝以及小芯片Chiplet技術。

系統級封裝SiP是晶圓級封裝技術的進一步發展，將QFN轉成尺寸更小、有TSV硅穿孔的芯片級尺寸封裝CSP，該技術不僅減少30%的XY面積尺寸，同時減少80%的電阻，從而增強封裝結構的電氣效能。

洪博士以傳感器整合器舉例說明晶圓級封裝技術的特性。下圖為例，從Leadframe或基板技術開始，如果運用晶圓級封裝在不同元件的頂部裝有ASIC或傳感器，在中間部分可以看到不同的組合，如包含ASIC和傳感器的組件，既可以并排放置，也可以把有TSV結構的芯片放在另一個沒有TSV結構的芯片上面。在這個封裝件的底部也可以采用多種不同的封裝方式，例如可使用塑封技術封裝或選擇不同TSV結構的元件進行封裝，也可以采用Flip Chip的封裝堆疊，或利用Wire Bond打線技術進行集成。

晶圓級系統級(Wafer level SiP)封裝在不同的應用中可獲得不同的附加效益。舉例3D的慣性傳感器，還有氣體傳感器、壓力傳感器、濕度傳感器和溫度傳感器，從以下圖表中可以看到尺寸大大縮小，分別縮小25%, 有些可以達到縮小77%。

· 先進封裝趨勢 ·除此之外, 不同于系統級封裝SiP，扇出型封裝Fan Out具有靈活的RDL設計、更細的RDL線寬和空間、大約減少3層基底層等特性，不僅可調整系統性能，更可實現約高5倍的性能控制。因此更高頻率的應用、更好的性能和成本效益的扇出型封裝Fan Out適用于智能手機、邊緣計算和物聯網(IoT)等領域。

先進封裝另一種典型技術是2.5D/3D IC封裝，它具有集成GPU、CPU和內存以及去耦電容的優勢，具有超高布線密度、超高I/O密度和I/O間距可擴展性等特性，以TSV(通過硅通孔)的硅插入器作為平臺，彌合組裝基板和IC板之間的細間距能力差距，同時有助于保持焊盤間距縮放路徑而不受組裝基板技術的限制，可用于高端GPU、移動AP、大數據中心與5G基礎設施的路由器、人工智能加速器等領域。

還有Chiplet技術，將原有的大芯片拆分成多顆體積更小、產量更高、不同功能的小芯片，經過再設計和再制造，最終通過系統級封裝SiP異質整合成系統芯片，不僅不會增加原有芯片的面積，同時減少產品開發的時間成本及上市時程。

近日，日月光與AMD、Arm、Google Cloud、Intel、Meta、微軟(Microsoft)、高通(Qualcomm)、三星(Samsung)和臺積電(TSMC)等半導體業者共同組成UCIe (Universal Chiplet Interconnect Express) 產業聯盟，推動芯片互連(die-to-die interconnect)技術標準化和促進開放式Chiplet生態系統。日月光在封裝和互連平臺技術的專業知識，有助于確保UCIe提出的標準切實可行，并且在封裝制造具有商業可行性和成本效益。

UCIe在封裝上實現開放式Chiplet生態系統 為確保封裝順利完成，不同的封裝技術需要掌握好異質的機械性質，真正實現針對不同用途需求的系統級封裝SiP集成，達到“芯片+封裝+系統”的整合綜效。日月光持續研發先進制程技術，洞悉市場趨勢，協助客戶減少芯片設計時程并加快產品開發速度。

審核編輯 ：李倩