在這里，我們通過研究影響 SoC 開發成功的封裝和 PCB 問題，開始認真擴展芯片設計團隊的領域。

包裝注意事項

電容耦合是 SoC 設計中眾所周知的問題領域，可以在芯片級處理，但僅此已不夠，因為它也體現在封裝中。還可以觀察到信號走線之間的耦合——無論兩者是否都處于活動狀態——甚至可以來自電源總線。

射頻、模擬和數字電路的不同電壓和電流水平是罪魁禍首。一個經常觀察到的問題是模擬/RF 電路成為數字模塊的 EMI 源，導致在低頻和高頻處與頻率求和和諧波發生互調。在模擬/RF 和數字模塊之間共享封裝接地層和電源層會使模擬電路暴露于數字開關噪聲、主要電流尖峰以及通過實施不佳的返回路徑耦合。將模擬和數字接地引腳連接在一起同樣危險，因為它有可能形成一個既會吸引又會產生噪聲的環形天線。

并非所有這些困難的補救措施都需要異乎尋常的方法。過去的合理設計實踐仍然可以很好地工作，例如通過簡單地記住保持源和返回路徑物理上接近來避免電流環路。但是封裝工程師必須非常有創意地尋找其他 SoC 引起的問題的解決方案。

除了提供嵌入式去耦電容器外，一些封裝還包括原生電感器作為去耦組件以節省空間。

圖 1顯示橫截面倒裝芯片 BGA 封裝的示意圖。資料來源：P2F 半

然而，當今封裝領域最前沿的工作是多芯片車輛的日益普及：系統級封裝 （SiP）、晶圓級集成，尤其是 2.5D/3D IC。無需將所有功能集成在單個芯片上，裸片可以專門用作模擬、數字或內存模塊，然后與硅通孔 （TSV） 堆疊，提供金屬堆疊和中介層之間的連接，并聚合信號和接地引腳以與封裝接口球和PCB。借助針對 TSV 距離和信號/接地分布的適當設計規則，2.5/3D IC 在解決超深亞微米 SoC 的許多信號完整性 （SI） 和電源完整性 （PI） 問題方面大有幫助。

2.5/3D IC 仍然只占整個半導體市場的一小部分，大概是 2% 到 3%。然而，這是一個正在蓬勃發展的細分市場，在未來五到六年內規模可能會增加兩倍。盡管如此，多芯片方法顯然并不適合所有芯片，因為工程工作量、測試負擔以及整體設計和制造成本對于半導體市場的高單位體積部分來說仍然令人生畏。這項技術仍在積極發展中，還不能被認為是成熟的。

PCB問題

SoC 引起的封裝和 PCB 問題之間有許多相似之處。但是，盡管芯片和電路板之間的物理距離以及與芯片或其封裝相比電路板的尺寸要大得多，但問題集在某些方面卻相當糟糕。

PCB 中的基本電氣問題可能更為明顯——介電損耗、耗散因數和集膚效應等。后兩者尤其受到數字電路頻率上升的不利影響。這些高 F max模塊會產生與封裝中類似的接地平面調制問題，因為大量電流突降會破壞模擬電路的接地參考。與高頻齊頭并進，許多千兆位通道中的數據速率也產生了更嚴重的串擾和符號間干擾 （ISI） 問題。

模擬/射頻和數字模塊的不同 V dd也會導致兩種電路的 EMI 問題——再次與在封裝級別觀察到的各種問題并行。甚至時鐘信號也因其頻率和邊沿速率而成為 EMI 的來源。

圖 2多層 PCB 的橫截面強調了與封裝相比的尺寸和深度優勢。資料來源：P2F 半

與封裝相比，為了利用分層 PCB 可實現的更大尺寸和深度，一些設計團隊嘗試實施單獨的模擬和數字接地層，以避免兩種類型電路之間基于電流的 EMI 問題。不幸的是，這被證明具有在板上創建偶極天線的惱人趨勢。將單獨的接地平面與跡線連接以改善此類問題通常會導致生成另一個天線。

然而，頻率和帶寬并不是 EMI 的唯一來源，通過這些術語判斷芯片或電路的 EMI 潛力并不總是足以評估它們成為噪聲源的風險。例如，高精度 ADC 更準確地評估 EMI 不是通過它們的 F max，而是通過它們的采樣率。

電路板設計人員長期以來的做法是將電路板上的模擬和數字組件分開，只允許 DAC 或 ADC 跨越它們之間的邊界。此外，數字和模擬信號跡線被隔離到各自的區域——刻意避免通過另一個區域。最后，必須考慮不要將模擬或數字跡線越過另一個。

然而，有時無法避免將一種信號跡線穿過另一種域或交叉模擬和數字信號跡線的必要性。在這種情況下，有經驗的 PCB 設計人員會確保違反設計規則的行為發生在接地平面參考之上。不這樣做是通過感應誘發串擾的邀請。

然而，目前幾乎不可能在 PCB 上的模擬和數字信號域之間進行清晰的劃分。SoC 器件在數量上同時包含模擬/RF 和數字電路，并且很少像 ADC 和 DAC 那樣放置在電路板上跨越域邊界。即使在功能上看起來完全數字化的芯片也可以有一個小而重要的嵌入式模擬組件，例如帶有內部 PLL 的 DSP。

通常，PCB 設計人員將混合信號設備接地到與純模擬組件相同的接地平面。然而，對于具有相對較小模擬組件的芯片，它可能會變得更加棘手。通常，芯片供應商會提供單獨的模擬和數字接地引腳，并指示電路板工程師將兩個引腳都連接到數字接地參考平面。不過，請準備好在模擬接地引腳上放置一個去耦帽。另一方面，如果設備供應商指示電路板工程師將模擬和接地引腳連接在一起，則該走線應該以盡可能短的距離連接到模擬接地。

與芯片和封裝相比，PCB 的一個巨大優勢是能夠部署大而厚的銅接地層。這樣的平面在很寬的頻率范圍內提供了一致的阻抗，減少了 R 和 L 分量，并有助于提高導熱性。

為了防止大的瞬態電流從高頻數字開關活動中穿過這樣的接地層，并導致連接到同一參考層的模擬設備出現 EMI 問題，電路板設計人員經常被迫將平面切割成數字和模擬部分。這些單獨的平面可以使用肖特基二極管或類似的高阻抗方法連接，以防止在平面之間建立瞬態電壓，同時阻止電流尖峰在它們之間交叉。

需要注意的是，上述規則和解決方案并非圣經。情況各不相同，因此需要靈活性和適應性。EDA 和 PCB 公司可以提供額外的專業知識，并且不斷努力為電路板層開發改進的介電材料，這些材料是優質的絕緣體，同時仍然具有成本效益和可制造性。

整體 SoC 設計

到目前為止，在本系列中，我們已經將芯片、封裝和 PCB 問題作為獨立的實體進行了討論。然而，在 SoC 設計期間連續和單獨處理它們將是一個嚴重的錯誤，因為它不可避免地會導致迭代設計周期、大量返工、破壞進度和令人震驚的成本超支。我們需要的是一種更全面的方法，可以跨多個層次集成設計需求，我們將在下一部分中討論這個主題。

Kedar Patankar 是 P2F Semi 的首席技術官 （CTO），是一位在設計、開發和客戶關系方面擁有 23 年經驗的半導體行業資深人士。