三星周四表示，它有望在本季度（即未來幾周內）使用其 3GAE （早期 3 納米級柵極全能）制造工藝開始大批量生產。該公告不僅標志著業界首個3nm級制造技術，也是第一個使用環柵場效應晶體管（GAAFET）的節點。

三星在財報說明中寫道：“通過世界上首次大規模生產 GAA 3 納米工藝來增強技術領先地位 ?！保‥xceed market growth by sustaining leadership in GAA process technology，adopt pricing strategies to ensure future investments， and raise the yield and portion of our advanced processe）

三星代工的 3GAE 工藝技術 是該公司首個使用 GAA 晶體管的工藝，三星官方將其稱為多橋溝道場效應晶體管 （MBCFET）。

三星大約在三年前正式推出了其 3GAE 和 3GAP 節點。三星表示，該工藝將實現 30% 的性能提升、50% 的功耗降低以及高達 80% 的晶體管密度（包括邏輯和 SRAM 晶體管的混合）。不過，三星的性能和功耗的實際組合將如何發揮作用還有待觀察。

理論上，與目前使用的 FinFET 相比，GAAFET 具有許多優勢。在 GAA 晶體管中，溝道是水平的并且被柵極包圍。GAA 溝道是使用外延和選擇性材料去除形成的，這允許設計人員通過調整晶體管通道的寬度來精確調整它們。通過更寬的溝道獲得高性能，通過更窄的溝道獲得低功耗。這種精度大大降低了晶體管泄漏電流（即降低功耗）以及晶體管性能可變性（假設一切正常），這意味著更快的產品交付時間、上市時間和更高的產量。此外，根據應用材料公司最近的一份報告，GAAFET 有望將cell面積減少 20% 至 30% 。

說到應用，它最近推出的用于形成柵極氧化物疊層的高真空系統 IMS（集成材料解決方案）系統旨在解決 GAA 晶體管制造的主要挑戰，即溝道之間的空間非常薄以及沉積多晶硅的必要性。在很短的時間內在溝道周圍形成層柵氧化層和金屬柵疊層。應用材料公司的新型 AMS 工具可以使用原子層沉積 （ALD）、熱步驟和等離子體處理步驟沉積僅 1.5 埃厚的柵極氧化物。高度集成的機器還執行所有必要的計量步驟。

三星的 3GAE 是一種“早期”的 3nm 級制造技術，3GAE 將主要由三星 LSI（三星的芯片開發部門）以及可能一兩個 SF 的其他 alpha 客戶使用。請記住，三星的 LSI 和 SF 的其他早期客戶傾向于大批量制造芯片，預計 3GAE 技術將得到相當廣泛的應用，前提是這些產品的產量和性能符合預期。

過渡到全新的晶體管結構通常是一種風險，因為它涉及全新的制造工藝以及全新的工具。其他挑戰是所有新節點引入并由新的電子設計自動化 （EDA） 軟件解決的新布局方法、布局規劃規則和布線規則。最后，芯片設計人員需要開發全新的 IP，價格昂貴。

外媒：三星3nm良率僅有20%

據外媒Phonearena報道，三星代工廠是僅次于巨頭臺積電的全球第二大獨立代工廠。換句話說，除了制造自己設計的 Exynos 芯片外，三星還根據高通等代工廠客戶的第三方公司提交的設計來制造芯片。

Snapdragon 865 應用處理器 （AP） 由臺積電使用其 7nm 工藝節點構建。到了5nm Snapdragon 888 芯片組，高通回到了三星，并繼續依靠韓國代工廠生產 4nm Snapdragon 8 Gen 1。這是目前為三星、小米、摩托羅拉制造的高端 Android 手機提供動力的 AP。

三星代工繼續在良率上苦苦掙扎

但在 2 月份，有報道稱三星 Foundry 在其 4nm 工藝節點上的良率僅為 35%。這意味著只有 35% 的從晶圓上切割下來的芯片裸片可以通過質量控制。相比之下，臺積電在生產 4nm Snapdragon 8 Gen 1 Plus 時實現了 70% 的良率。換句話說，在所有條件相同的情況下，臺積電在同一時期制造的芯片數量是三星代工的兩倍。

這就導致臺積電最終收到高通的訂單，以構建其剩余的 Snapdragon 8 Gen1 芯片組以及 Snapdragon 8 Gen 1 Plus SoC。我們還假設臺積電將獲得制造 3nm Snapdragon 8 Gen 2 的許可，即使高通需要向臺積電支付溢價以讓該芯片組的獨家制造商在短時間內制造足夠的芯片。

盡管三星最近表示其產量一直在提高，但《商業郵報》的一份報告稱，三星 3nm 工藝節點的產量仍遠低于公司的目標。雖然三星代工廠的全環柵極 （GAA） 晶體管架構首次推出其 3 納米節點，使其在臺積電（臺積電將推出其 2 納米節點的 GAA 架構）上處于領先地位，但三星代工廠在其早期 3 納米生產中的良率一直處于10% 至 20%的范圍 。

這不僅是三星需要改進的極低良率，而且比 Sammy 在 4nm Snapdragon 8 Gen 1 中所經歷的上述 35% 良率還要糟糕。

Wccftech 表示，據消息人士稱，三星將從明年開始向客戶發貨的 3nm GAA 芯片組的第一個“性能版本”實際上可能是新的內部 Exynos 芯片。據報道，三星一直在為其智能手機開發新的 Exynos 芯片系列，但現階段尚不清楚它們是否會使用 3nm GAA 工藝節點制造。

臺積電和三星在制程領導力方面很快就會有新的挑戰者

臺積電和三星很快就會有新的挑戰者，因為英特爾曾表示，其目標是在 2024 年底之前接管行業的制程領導地位。它還率先獲得了更先進的極紫外 （EUV） ***。

第二代 EUV 機器被稱為High NA 或高數值孔徑。當前的 EUV 機器的 NA 為 0.33，但新機器的 NA 為 0.55。NA 越高，蝕刻在晶圓上的電路圖案的分辨率就越高。這將幫助芯片設計人員和代工廠制造出新的芯片組，其中包含的晶體管數量甚至超過了當前集成電路上使用的數十億個晶體管。

它還將阻止代工廠再次通過 EUV 機器運行晶圓以向芯片添加額外的功能。ASML 表示，第二代 EUV 機器產生的更高分辨率圖案將提供更高的分辨率將使芯片特征小 1.7 倍，芯片密度增加 2.9 倍。

通過首先獲得這臺機器，英特爾將能夠朝著從臺積電和三星手中奪回制程領導地位的目標邁出一大步。

臺積電3nm投產時間曝光

據臺媒聯合報報道，在晶圓代工三強爭霸中，臺積電和三星在3納米爭戰，始終吸引全球半導體產業的目光。據調查，一度因開發時程延誤，導致蘋果新一代處理器今年仍采用5納米加強版N4P的臺積電3納米，近期獲得重大突破。臺積電決定今年率先以第二版3納米制程N3B，今年8月于今年南北兩地，即新竹12廠研發中心第八期工廠及南科18廠P5廠同步投片，正式以鰭式場效電晶體（FinFET）架構，對決三星的環繞閘極（GAA）制程。

據臺積電介紹，公司的3納米（N3）制程技術將是5納米（N5）制程技術之后的另一個全世代制程，在N3制程技術推出時將會是業界最先進的制程技術，具備最佳的PPA及電晶體技術。相較于N5制程技術，N3制程技術的邏輯密度將增加約70%，在相同功耗下速度提升10-15%，或者在相同速度下功耗降低25-30%。N3制程技術的開發進度符合預期且進展良好，未來將提供完整的平臺來支援行動通訊及高效能運算應用，預期2021年將接獲多個客戶產品投片。此外，預計于2022下半年開始量產。

而如上所述，晶圓18廠將是臺積電3nm的主要生產工廠。資料系那是，臺積電南科的Fab 18是現下的擴產重心，旗下有P1～P4共4座5納米及4奈廠，以及P5～P8共4座3納米廠，而P1～P3的Fab 18A均處于量產狀態，至于P4～P6的Fab 18B廠生產線則已建置完成，而Fab 18B廠，即3納米制程產線，早在去年年年底就已開始進行測試芯片的下線投片。

代工廠的“3nm之戰”

在芯片設計企業還在為產能“明爭暗斗”的時候，晶圓制造領域又是另外一番景象。對晶圓制造廠來說，眼下更重要的是3nm的突破。誰率先量產了3nm，誰就將占領未來晶圓制造產業的制高點，甚至還會影響AMD、英偉達等芯片巨頭的產品路線圖。

毫無疑問，在3nm這個節點，目前能一決雌雄的只有臺積電和三星，但英特爾顯然也在往先進制程方面發力。不過從近日的消息來看，臺積電和三星兩家企業在量產3nm這件事上進行的都頗為坎坷。Gartner 分析師 Samuel Wang表示，3nm 的斜坡將比之前的節點花費更長的時間。

臺積電

近日，一份引用半導體行業消息來源的報告表明，據報道，臺積電在其 3nm 工藝良率方面存在困難。消息來源報告的關鍵傳言是臺積電發現其 3nm FinFET 工藝很難達到令人滿意的良率。但到目前為止，臺積電尚未公開承認任何 N3 延遲，相反其聲稱“正在取得良好進展”。

眾所周知，臺積電3nm在晶體管方面采用鰭式場效應晶體管（FinFET）結構，FinFET運用立體的結構，增加了電路閘極的接觸面積，進而讓電路更加穩定，同時也達成了半導體制程持續微縮的目標。其實，FinFET晶體管走在3nm多多少少已是極限了，再向下將會遇到制程微縮而產生的電流控制漏電等物理極限問題，而臺積電之所以仍選擇其很大部分原因是不用變動太多的生產工具，也能有較具優勢的成本結構。特別對于客戶來說，既不用有太多設計變化還能降低生產成本，可以說是雙贏局面。

從此前公開數據顯示，與5nm芯片相比，臺積電3nm芯片的邏輯密度將提高75%，效率提高15%，功耗降低30%。據悉，臺積電 3nm 制程已于2021年3 月開始風險性試產并小量交貨，預計將在2022年下半年開始商業化生產。

來源：臺積電

從工廠方面來看，中國臺灣南科18廠四至六期是臺積電3nm量產基地。客戶方面，從上文可以看出，英特爾、蘋果、高通等都選擇了臺積電。大摩分析師Charlie Chan日前發表報告稱，臺積電在2023年的3nm芯片代工市場上幾乎是壟斷性的，市場份額接近100%。

三星

不同于臺積電在良率方面的問題，三星在3nm的困難是3 納米GAA 制程建立專利IP 數量方面落后。據南韓媒體報道，三星缺乏3 納米GAA 制程相關專利，令三星感到不安。

三星在晶體管方面采用的是柵極環繞型 （Gate-all-around，GAA） 晶體管架構。相比臺積電的FinFET晶體管，基于GAA的3nm技術成本肯定較高，但從性能表現上來看，基于GAA架構的晶體管可以提供比FinFET更好的靜電特性，滿足一定的珊極寬度要求，可以表現為同樣工藝下，使用GAA架構可以將芯片尺寸做的更小。

平面晶體管、FinFET與GAA FET

與5nm制造工藝相比，三星的3nm GAA技術的邏輯面積效率提高了35%以上，功耗降低了50%，性能提高了約30%。三星在去年6月正式宣布3nm工藝制程技術已經成功流片。此外，三星還曾宣布將在 2022 年推出 3nm GAA 的早期版本，而其“性能版本”將在 2023 年出貨。

目前，在工廠方面，此前有消息稱三星可能會在美國投資170億美元建設3nm芯片生產線。在客戶方面，三星未有具體透露，但曾有消息稱高通、AMD 等臺積電重量級客戶都有意導入三星 3nm 制程，但介于上述提到的韓媒報道高通已將其3nm AP處理器的代工訂單交給臺積電，三星3nm客戶仍成謎。

英特爾

在Pat Gelsinger于去年擔任英特爾CEO之后，這家曾經在代工領域試水的IDM巨頭又重新回到了這個市場。同時，他們還提出了很雄壯的野心。

在本月18日投資人會議上，英特爾CEO Pat Gelsinger再次強調，英特爾2nm制程將在2024年上半年可量產，這個量產時間早于臺積電，意味2年后晶圓代工業務與臺積電競爭態勢會更白熱化。

雖然在3nm工藝方面，英特爾沒有過多的透露，但是Digitimes去年的研究報告分析了臺積電、三星、Intel及IBM四家廠商在相同命名的半導體制程工藝節點上的晶體管密度問題，并對比了各家在10nm、7nm、5nm、3nm及2nm的晶體管密度情況。

報告顯示，到了3nm節點，臺積電的晶體管密度大約是2.9億個/mm2，三星只有1.7億個/mm2，英特爾將達到5.2億個/mm2。英特爾的晶體管密度比臺積電高出了超過79%，達到了三星2倍以上。因此就摩爾定律關注的晶體管密度指標來看，在同一制程工藝節點上，英特爾相比臺積電、三星更新一代的制程工藝具有一定的優勢。

在工廠方面，英特爾曾強調將斥資800億歐元在歐洲設廠，英特爾德國負責人Christin Eisenschmid受訪時透露，將在歐洲生產2nm或推進更小的芯片。英特爾將2nm作為擴大歐洲生產能力的重要關鍵，以避免未來在先進技術競爭中落后。

總的來說，在3nm節點，臺積電、三星和英特爾誰會是最后的贏家可能只有交給時間來判定，但從目前情勢來看，臺積電或略勝一籌。

3nm后的解法

3nm已經到了摩爾定律的物理極限，往后又該如何發展？這已經成為全球科研人員亟待尋求的解法。目前，研究人員大多試圖在晶體管技術、材料方面尋求破解之法。

GAA晶體管

上述三星在3nm制程中使用的GAA晶體管就是3nm后很好的選擇，GAA設計通道的四個面周圍有柵極，可減少漏電壓并改善對通道的控制，這是縮小工藝節點時的關鍵。據報道，臺積電在2nm工藝上也將采用GAA晶體管。

納米線

納米線是直徑在納米量級的納米結構。納米線技術的基本吸引力之一是它們表現出強大的電學特性，包括由于其有效的一維結構而產生的高電子遷移率。

最近，來自 HZDR 的研究人員宣布，他們已經通過實驗證明了長期以來關于張力下納米線的理論預測。在實驗中，研究人員制造了由 GaAs 核心和砷化銦鋁殼組成的納米線。最后，結果表明，研究人員確實可以通過對納米線施加拉伸應變來提高納米線的電子遷移率。測量到未應變納米線和塊狀 GaAs 的相對遷移率增加約為 30%。研究人員認為，他們可以在具有更大晶格失配的材料中實現更顯著的增加。

堆疊叉片式晶體管技術

最近，英特爾一項關于“堆疊叉片式晶體管（stacked forksheet transistors）”的技術專利引起了人們的注意。

英特爾表示，新的晶體管設計最終可以實現3D和垂直堆疊的CMOS架構，與目前最先進的三柵極晶體管相比，該架構允許增加晶體管的數量。在專利里，英特爾描述了納米帶晶體管和鍺薄膜的使用，后者將充當電介質隔離墻，在每個垂直堆疊的晶體管層中重復，最終取決于有多少個晶體管被相互堆疊在一起。

據了解，英特爾并不是第一家引用這種制造方法的公司，比利時研究小組Imec在2019年就曾提出這個方法，根據 Imec 的第一個標準單元模擬結果，當應用于 2nm 技術節點時，與傳統的納米片方法相比，該技術可以顯著提高晶體管密度。

垂直傳輸場效應晶體管

垂直傳輸場效應晶體管（VTFET）由IBM和三星共同公布，旨在取代當前用于當今一些最先進芯片的FinFET技術。新技術將垂直堆疊晶體管，允許電流在晶體管堆疊中上下流動，而不是目前大多數芯片上使用的將晶體管平放在硅表面上，然后電流從一側流向另一側。

據 IBM 和三星稱，這種設計有兩個優點。首先，它將允許繞過許多性能限制，將摩爾定律擴展到 1 納米閾值之外。同時還可以影響它們之間的接觸點，以提高電流并節約能源。他們表示，該設計可能會使性能翻倍，或者減少85%的能源消耗。

其實，對于3nm以后先進制程如何演進，晶體管制造只是解決方案的一部分，芯片設計也至關重要，需要片上互連、組裝和封裝等對器件和系統性能的影響降至最低。

文章來源：半導體行業觀察（ID：icbank）綜合自tomshardware等