探索新的中檔 FPGA 如何為以太網和千兆以太網 （GbE） 鏈路執行橋接功能，同時解決低功耗問題。

雖然 FPGA 通常用于為以太網和千兆以太網 （GbE） 鏈路執行橋接功能，但它們通常與低功耗相關聯。以下是在以太網需求不斷增加和外形尺寸減小的時代，新的中檔 FPGA 如何解決這個問題的探索。

在當今日益互聯的世界中，各種工業、通信和數據中心應用對以太網和其他千兆以太網 （GbE） 鏈路的需求不斷增長。FPGA 通常用于執行 GbE 接口的橋接功能，因為它們的設計成本低、性能高、上市速度快、可重用性以及快速靈活的現場升級組合。

直到最近，它們才以設計人員需要的低功耗和易用性而聞名，如果他們要使用單個 FPGA 來創建當今包含許多不同 10G 和 1G 接口的混合解決方案。這一切都隨著中端 FPGA 的最新迭代而改變，它在單個設備中提供多個 GbE 端口，無需收發器即可實現節能 1G 接口，從而顯著降低功耗。

專為高能效 GbE 接口而構建

支持 10 Mbps、100 Mbps、1 Gbps 和 10 Gbps 速度的傳統中檔 FPGA 有助于推動對單個產品中更多連接的需求。這些具有 1G 接口的高端 FPGA 面臨的挑戰是需要收發器，從而增加功率和封裝尺寸。隨著新的中檔 FPGA 設備的出現，這種情況已不再存在，這些設備提供了使用通用輸入輸出 （GPIO） 實現多個 GbE 接口的更具可擴展性的選項。這更加節能，并且還使開發人員能夠將收發器的使用保留用于采用 10-Gb/s 以太網、CPRI、JESD204B 和 PCIe 等協議的高速系統實施。

GPIO 在當今的中檔 FPGA 設備中很容易使用。它們由每個引腳后面的高度可配置的接收器和驅動器電路支持，并且可以動態調整信號延遲（包括與時鐘傳動比相關的延遲）。它們實現了每引腳時鐘和數據恢復 （CDR） 電路功能，并支持流行的 I/O 標準和終端。

系統實施

如今，通過配置一對差分 GPIO 輸出引腳和一對差分 GPIO 輸入引腳，可以實現許多關鍵的 GbE 接口功能。這些功能包括串行器、解串行器和 CDR，以及用于符號對齊的位滑動功能。硬化的 GPIO 電路與物理編碼子層 （PCS）、媒體訪問控制 （MAC） 和在 FPGA 架構中實現的更高層無縫連接，從而產生高度可配置的 GbE 解決方案。GPIO 支持各種 I/O 標準，額定電壓在 1.2 V 至 3.3 V 之間，單端標準速度高達 1.066 Gbps，差分標準速度高達 1.25 Gbps。

以下高級框圖顯示了如何使用相同的 FPGA 器件實現兩種不同的 1 GbE 解決方案，一個通過 GPIO，另一個通過收發器。

圖 1. 使用 Microsemi PolarFire FPGA 通過 GPIO 實現 1 GbE。

圖 2. 使用 Microsemi PolarFire FPGA 在收發器上實現 1 GbE。

在第一個示例中，片上系統 （SoC） FPGA 設計軟件工具用于通過 GPIO 實現接口功能。FPGA 的以太網接口 IP 包括一個內核，該內核結合了 GPIO 和 CDR，該內核可用于設備的每個 GPIO bank 通道，為 1 GbE 數據傳輸速率提供時鐘和數據恢復。器件的每一側都可以有多個內核共享來自位于 FPGA 架構角落的鎖相環 （PLL） 的高速信號。GPIO 內核從軟件套件的目錄中實例化，然后通過選擇數據速率（在本例中為 1250 Mbps）進行配置。它與 PLL 內核和 MAC 發送和接收邏輯相結合來完成設計。GPIO 內核的快照如下圖所示。

圖 3. GPIO 內核 GUI 配置器。

功率比較

雖然為 GbE-over-GPIO 實現實例化以太網接口 IP 與為收發器實現實例化收發器內核、收發器 PLL 和參考時鐘之間的架構資源可用性沒有差異，但比較電源效率是另一回事。GPIO CDR 的功耗低于收發器，從而降低了使用多個 GbE 鏈路的應用的功耗。為了比較基于收發器的實現與基于 GPIO 的實現的功率數，我們使用了 PolarFire MPF300T 設備（FCG1152 封裝）的預先（基于模擬的初始估計信息）功率數。

下表列出了單通道 GPIO 或單通道收發器、8 通道 GPIO 或 8 通道收發器以及 16 通道 GPIO 或 16 通道收發器的不同電源軌的總功耗。

表 1：功率比較——1 個收發器通道與 1 個 GPIO 通道

表 2：功率比較——8 通道收發器與 8 通道 GPIO

表 3：功率比較——16 通道收發器與 16 通道 GPIO

SGMII over GPIO 提供更多優勢

最新的中檔 FPGA 還通過在 GPIO 上實施串行千兆位媒體獨立接口 （SGMII） 來支持眾多 1Gbps 以太網鏈路。

過去，如果設計人員采用更大的封裝和額外的收發器，他們只能使用中檔 FPGA 來實現基于 GPIO 的 SGMII。通常，他們不得不轉向邏輯元件 （LE） 數量更多的 FPGA，從而增加了功耗和成本。但是，使用最新的中檔 FPGA，很容易實現 SGMII-over-GPIO，與使用收發器實現 SGMII 相比，所需的配置塊更少?；?GPIO 的實現使用跨多個通道和存儲體的共享 PLL，而收發器需要專用 PLL，從而降低了 GPIO 的總功耗。

查看下面的資源比較，很明顯，使用 GPIO 可以實現比收發器更多的端口。使用 GPIO 的另一個優勢是高速收發器通道可以保留用于其他協議，例如 10 GbE、CPRI、Interlaken 和 PCIe。

表 4：資源比較

提供的數據適用于 Microsemi PolarFire FPGA。

FPGA 可以成為將更多 GbE 接口封裝到當今更小的系統占用空間中的理想解決方案，只要它們能夠滿足日益具有挑戰性的電源要求。最新的中檔 FPGA 通過提供通過 GPIO 使用結合了 GPIO 和 CDR 的 IP 內核來實現此接口功能的選項來實現這一點。

這種方法無需收發器即可在單個設備中提供多個 GbE 端口，可顯著降低功耗，同時更容易實施具有多個 10G 和 1G 接口端口的混合高性能解決方案，并以非常低的增量擴展端口密度總功率增加。該方法對低功耗小型可插拔 （SFP） 模塊、定制工業交換機、可擴展 L2/L3 交換機和其他系統的設計人員特別有吸引力，他們可以利用小尺寸和大量廉價、低- 當今中檔 FPGA 解決方案提供的高功率和高效 GPIO。