我們將探討 PLL 合成器相位調(diào)整、多個子陣列的可擴展性以及系統(tǒng)級校準算法。

PLL 合成器相位調(diào)整

所選的 PLL 合成器 IC 已被選中，以允許將相對采樣時鐘相位調(diào)整注入每個數(shù)字化器 IC。熱漂移以及由此產(chǎn)生的采樣時鐘和每個 IC 的 SYSREF 之間的 PLL 相位漂移，通過創(chuàng)建一個反饋機制來補償，該機制確保每個數(shù)字化儀 IC 的第一個發(fā)送通道與第一個數(shù)字化儀 IC 的第一個發(fā)送通道相位對齊。為了實現(xiàn)這個反饋回路，每個 IC 的第一個發(fā)送通道輸出一個信號，該信號將自己與其他發(fā)送通道區(qū)分開來，如圖 1 所示。這四個信號被組合并發(fā)送到一個公共接收器，對于這個系統(tǒng)，它被標記為 Rx0 。

圖 1. PLL 合成器相位調(diào)整功能允許每個數(shù)字化儀 IC 的第一個發(fā)送通道在子陣列上對齊。（來源：ADI）

獲得所有接收通道的同時接收數(shù)據(jù)，然后允許用戶應(yīng)用互相關(guān)技術(shù)并確定這四個發(fā)送通道之間的復(fù)雜相位偏移 Φ TxOffset。PLL 合成器 IC 在其中包含一個壓控振蕩器 （VCO），該振蕩器以頻率? VCO_PLL 運行。

測得的相位偏移 Φ TxOffset然后與所需的 PLL 相位調(diào)整 Φ PLL_Adj和 RF 頻率?載波相關(guān)，使得：

使用這個公式，PLL 合成器相位可以調(diào)整一個新的已知量，以在所有電源周期的所有數(shù)字化儀 IC 之間建立一個共同的發(fā)送基線，如圖 2 所示。圖 2 中顯示的每個通道的空心圓圈對應(yīng)于第一個電源循環(huán)，而所有其他實心點對應(yīng)于隨后的電源循環(huán)。從該圖中可以看出，所有數(shù)字化儀 IC 的第一個（和第二個）信道化器的校準發(fā)射相位偏移都是相位對齊的。在這種情況下，每個數(shù)字化儀 IC 的第二個通道化器也是對齊的，因為系統(tǒng)中的每個 DAC 都使用了兩個通道化器。

在前面部分討論的 MCS 例程之前添加此 PLL 合成器相位調(diào)整步驟，從而通過強制系統(tǒng)具有相同的采樣時鐘-SYSREF 相位關(guān)系，在系統(tǒng)內(nèi)的所有感應(yīng)熱梯度上創(chuàng)建確定性相位，這表現(xiàn)為發(fā)送所有數(shù)字化儀 IC 的對齊基線。

圖 2. 通過調(diào)整 PLL 相位，用戶可以對齊所有數(shù)字化儀 IC 的第一個發(fā)送通道。（來源：ADI）

圖 3 顯示可以通過每個 PLL 合成器芯片上的溫度測量單元 （TMU） 檢測到感應(yīng)熱梯度。從圖 3 左下角的藍色跡線可以看出，通過對系統(tǒng)施加不同的風(fēng)扇氣流，有意誘導(dǎo)整個平臺的溫度變化很大。然而，對每個 IC 使用 PLL 相位調(diào)整表明，無論施加到電路板上的氣流如何，當強制每個數(shù)字化儀 IC 的第一個發(fā)送通道器與每個通道對齊時，每個接收和發(fā)送通道的校準 NCO 相位偏移都是確定性的。其他。這可以通過觀察圖 3 中頂部兩個圖上相同顏色的點的緊密簇來揭示，盡管在不同的功率循環(huán)期間施加到電路板的熱梯度不同。

圖 3. 與 PLL 相位調(diào)整功能結(jié)合使用的 MCS 功能演示了所有接收和發(fā)送通道的上電相位確定性，無論平臺上感應(yīng)的熱梯度如何。（來源：ADI）

圖 3 右下角顯示的是輪詢的數(shù)字化儀 IC 寄存器，它顯示了在應(yīng)用 PLL 合成器相位偏移后測得的 SYSREF-LEMC 相位關(guān)系。請注意，左下圖的橙色跡線表明，PLL 合成器相位調(diào)整完全補償了由不同感應(yīng)熱梯度引起的任何測量的非零 SYSREF 相位。

已經(jīng)測量了許多頻率，所有這些都表明了確定的接收和發(fā)射相位。為本文選擇的特定頻率如圖 4 所示，其選擇是為了在使用參考時鐘或 LEMC 的非整數(shù)倍數(shù)時在許多感應(yīng)熱梯度上展示 MCS。

圖 4. 選擇本文中使用的 RF 頻率來演示各種時鐘源上的 MCS 功能，包括參考時鐘和 LEMC 的非整數(shù)倍數(shù)。（來源：ADI）

對多個子陣列的可擴展性

本文中顯示的數(shù)據(jù)主要關(guān)注子陣列級別的 MCS 性能，但還需要確保這些同步功能在更大的陣列級別和跨多個子陣列的情況下是可實現(xiàn)的。為了實現(xiàn)這種更高級別的同步，需要一個陣列級時鐘樹來確保 SYSREF 請求到第 1 部分中圖 1 中所示的每個子陣列同步到達每個子陣列的時鐘緩沖器 IC。然后，給定此標準，每個子陣列可以如前所述發(fā)出所需的 SYSREF 和 BBP 時鐘，以便這些信號在更大陣列上的相同采樣時鐘周期內(nèi)到達子陣列數(shù)字化儀 IC 和 BBP。這種陣列級時鐘樹要求分配給每個子陣列的時鐘具有必要的延遲調(diào)整塊，以實現(xiàn)向每個下游子陣列時鐘芯片 IC 的同步 SYSREF 請求分配。以這種方式，連接到多個子陣列的多個 BBP 最終被同步。

系統(tǒng)級校準算法

雖然前面部分中顯示的 MCS 算法確實為每個接收和發(fā)送通道提供了上電確定性相位，但由于通道之間的 RF 前端走線長度存在任何差異，這些相位不一定在 RF 域內(nèi)的所有通道中相位對齊。 因此，雖然 MCS 算法確實簡化了陣列校準過程，但仍然需要進行系統(tǒng)級校準程序來校準系統(tǒng)內(nèi)每個 RF 通道的相位。

因此，除了執(zhí)行 MCS 算法之外，還需要開發(fā)一種有效的系統(tǒng)級校準算法。本文的系統(tǒng)級校準方法利用特定的基帶波形，完全獨立，無需任何外部設(shè)備。本文中描述的系統(tǒng)能夠?qū)为毜幕鶐Рㄐ巫⑷肫脚_上的每個信道器。利用這一功能，由每個發(fā)射信道器的一個周期脈沖組成的基帶波形被注入子陣列，如圖 5 的左下角所示。因此，每個發(fā)射信道器僅輸出一個脈沖。然而，波形在所有發(fā)射信道器上是交錯的，因此在整個系統(tǒng)中一次只輸出一個單周期脈沖。

圖 5. 系統(tǒng)級校準算法與 MCS 結(jié)合使用，以快速實現(xiàn)系統(tǒng)中所有接收和發(fā)送通道的對齊。（來源：ADI）

然后沿第一列（對應(yīng)于 Rx0）垂直分析該數(shù)據(jù)以定位 Tx0 通道化器脈沖，如圖 5 右下角的頂部子圖所示。識別 Tx0 脈沖后，所有其他脈沖位置都是已知的計算每個脈沖上升沿的復(fù)相位并將其保存為一個 1×16 矢量，該矢量對應(yīng)于整個系統(tǒng)中所有傳輸通道中存在的測量相位偏移。有了這些知識，并使用 Tx0 作為基線參考，所有發(fā)射通道的復(fù)雜相位都將根據(jù)測量的偏移量進行修改。

類似地，由于相同的組合信號被發(fā)送到所有接收通道，然后沿矩陣水平分析數(shù)據(jù)（查看所有接收通道）。然后相對于 Rx0 測量所有接收通道的復(fù)雜相位，并將其保存到與系統(tǒng)中存在的測量接收相位偏移相對應(yīng)的 1×16 矢量。然后在整個子陣列中調(diào)整接收 NCO 復(fù)相位，以使所有通道相對于 Rx0 進行相位對齊，如圖 6 中所有 16 個接收通道的同相 （I） 和正交相位 （Q） ADC 代碼所示。可能會注意到，雖然圖 6 中的圖對所有通道進行了相位對齊，但它不一定對所有通道進行幅度對齊。然而，使用這些數(shù)字化儀 IC 上現(xiàn)在存在的片上有限脈沖響應(yīng) （FIR） 濾波器，

圖 6. 16 通道接收 I&Q 相位對齊是在 MCS 和獨立的系統(tǒng)級校準算法的幫助下實現(xiàn)的。（來源：ADI）

這種系統(tǒng)級校準算法目前在 MATLAB? 中實現(xiàn)，大約需要三秒鐘才能完成。但是，如果以硬件描述語言 （HDL） 實現(xiàn)，則可以進一步減少此校準時間，同時保持完全獨立的算法。此外，依靠 MCS 算法，如果系統(tǒng)頻率和幅度在啟動時已知，用戶可以從查找表中加載相位偏移值，而無需進行此系統(tǒng)級校準方法中描述的測量。在這種情況下，系統(tǒng)級校準方法可用于填充在工廠校準期間保存到查找表中的相位偏移。

結(jié)論

使用四個 Analog Devices 的AD9081 MxFETM IC 作為子陣列的主干，已經(jīng)證明了成功的 MCS 工藝。借助四個ADF4371 PLL 合成器內(nèi)的相位調(diào)整模塊來補償整個平臺的熱梯度。一個HMC7043時鐘 IC 用于分配 JESD204C 接口所需的 SYSREF 和 BBP 時鐘。AD9081 中的 MCS 算法可簡化系統(tǒng)級校準，并為系統(tǒng)中存在的多個頻率和熱梯度提供上電確定性相位。還提出了一種有效的系統(tǒng)級校準算法，用于在工廠校準期間填充 LUT，從而顯著縮短系統(tǒng)啟動時間。該平臺如圖 7 所示，稱為 Quad-MxFE。該系統(tǒng)可從 ADI 公司購買。這項工作適用于任何相控陣雷達、電子戰(zhàn)、儀器儀表或 5G 平臺中存在的任何多通道系統(tǒng)

參考

1 德爾瓊斯。“ JESD204C 入門：有哪些新內(nèi)容和內(nèi)容適合您——第 1 部分。” 模擬對話，卷。53，第 2 號，2019 年 6 月。

2 德爾瓊斯。“ JESD204C 入門：有哪些新內(nèi)容和內(nèi)容適合您——第 2 部分。” 模擬對話，卷。53，第 3 號，2019 年 7 月。

Mike Jones是 ADI 公司的首席電氣設(shè)計工程師，在北卡羅來納州格林斯伯勒的航空航天和國防業(yè)務(wù)部門工作。他于 2016 年加入 ADI。從 2007 年到 2016 年，他在北卡羅來納州威爾明頓的通用電氣工作，擔任微波光子設(shè)計工程師，專注于核工業(yè)的微波和光學(xué)解決方案。他于 2004 年獲得北卡羅來納州立大學(xué)的 BSEE 和 BSPE，并于 2006 年獲得北卡羅來納州立大學(xué)的 MSEE。可以通過 Michael.Jones@analog.com 與他聯(lián)系。

Michael Hennerich于 2004 年加入 ADI。作為一名系統(tǒng)和應(yīng)用設(shè)計工程師，他從事各種基于 DSP/FPGA 和嵌入式處理器的應(yīng)用和參考設(shè)計。Michael 現(xiàn)在在德國慕尼黑的 System Development Group （SDG） 擔任開源系統(tǒng)工程經(jīng)理。在這個職位上，他領(lǐng)導(dǎo) ADI 的設(shè)備驅(qū)動程序和內(nèi)核開發(fā)團隊，為各種混合信號 IC 產(chǎn)品和 HDL 接口內(nèi)核開發(fā)設(shè)備驅(qū)動程序。他擁有碩士學(xué)位。計算機工程學(xué)位和Dipl.-Ing。（FH） 羅伊特林根大學(xué)電子和信息技術(shù)學(xué)位。可以通過 Michael.Hennerich@analog.com 與他聯(lián)系。

Peter Delos是位于北卡羅來納州格林斯伯勒的 ADI 公司航空航天和國防事業(yè)部的技術(shù)主管。他于 1990 年獲得弗吉尼亞理工大學(xué)電氣工程學(xué)士學(xué)位，并于 2004 年獲得新澤西理工學(xué)院電氣工程碩士學(xué)位。Peter 擁有超過 25 年的行業(yè)經(jīng)驗。他職業(yè)生涯的大部分時間都花在設(shè)計架構(gòu)級、PWB 級和 IC 級的高級射頻/模擬系統(tǒng)上。他目前專注于小型化用于相控陣應(yīng)用的高性能接收器、波形發(fā)生器和合成器設(shè)計。可以通過 Peter.Delos@analog.com 與他聯(lián)系。