高質量的電路布局布線是芯片設計成功的先決條件，而耗時且繁瑣的布局規劃是實現高質量布局布線的關鍵。宏單元，主要包括存儲單元以及各種定制IP，是集成電路的主要功能模塊。傳統的布局規劃需要手動試錯來實現良好的數據流。一旦所有宏單元被布局后，剩余的空間都將留給標準單元。只有將每一個宏單元都放在合適的位置，才能實現所需的性能、功耗、面積（PPA）目標。

根據芯片的大小和復雜性，布局規劃的迭代時間可以從幾天到幾周不等。隨著人工智能（AI）、高性能計算（HPC）、以及超大規模數據中心等新興領域的崛起，能夠滿足用戶需求的芯片所需的設計更為復雜，架構也更加獨特，布局規劃的工作量也隨之迅速增加。如果采用傳統的人工布局規劃方法，開發者們只能將宏單元放在模塊的邊緣，這樣就可能會導致擁塞或無法達成最優解決方案。

因此，開發者們希望能夠找到一個解決方案，既能減少布局規劃的迭代數量，又能實現開發者們所追求的結果質量目標。新思科技的IC Compiler? II和Fusion Compiler?布局及繞線解決方案就是一個完美的答案，這是一種可以自動進行布局規劃的新技術，可以幫助開發者節省數日、數周、甚至多達數月的時間。

案例分享：GUC的兩組測試

Global Unichip Corp（GUC，以下簡稱“創意電子”）多年來成功在3nm及5nm等先進工藝節點上采用新思科技的數字實現流程，為了滿足客戶對高性能應用，如AI、HPC、5G、智能汽車、物聯網等領域不斷增長的迫切需求，創意電子需要簡化芯片設計周期，從而能夠幫助客戶加速其產品上市。

在創意電子的一個復雜的SoC中，存儲器數量可多達2000個，因此布局規劃對GUC來說是一個巨大的挑戰，因此GUC需要一個解決方案來提升其布局和繞線上的設計生產力。

創意電子在他們的一個12nm HPC芯片的設計中使用了新思科技的FreeForm Macro Placement技術，大幅降低了其布局布線設計的復雜性，并將流片時間提前了數月。

創意電子曾用相同的布局布線流程進行了兩次并行測試。在第一次測試中，創意電子使用傳統的迭代過程進行了布局規劃，再使用新思科技的IC Compiler II來完成其余的布局繞線步驟。在第二次測試中，該團隊在一開始就使用了新思科技的IC Compiler II的FreeForm Macro Placement技術來自動完成設計流程中的布局規劃部分。連通性驅動的FreeForm Macro Placement技術具備擁塞認知的能力，可以同時置放標準單元和宏單元以獲得更好的設計質量。宏觀布局引擎能夠同時優化標準單元和宏單元的線長、時序、和功耗。

對比兩次測試，創意電子發現在第二種情況下，也就是使用FreeForm Macro Placement 技術的單一流程時，PPA結果得到大幅改善：

翻轉功耗降低了14%，線長減少了19%。

更好的變壓比降低了漏電功耗。

由于有更好的總線長和總電容，動態功耗更低。

由于宏單元到標準單元路徑更短，沒有出現抖動違例，因此獲得了更好的信號完整性。

新思科技的IC Compiler II FreeForm Macro Placement大幅降低了我們在布局規劃上花費的時間，幫助我們實現了滿意的ASIC設計目標，以及業界領先的PPA指標。該技術不僅能夠減少布局規劃的重復迭代，還能實現最佳的時序和阻塞，助力我們協助客戶完成其在下一代人工智能硬件、高性能計算、智能汽車、5G以及物聯網等領域中所要求的嚴苛的設計和產品交付目標。

林景源博士

創意電子資深副總經理

ML+Macro Placement

實現布局規劃新高度

除了FreeForm Macro Placement技術之外，新思科技IC Compiler II還應用了新一代由機器學習（ML）驅動的Macro Placement技術，進一步強化了其功能。基于機器學習的技術利用強大的宏觀布局引擎，能夠根據從之前的設計結果中所收集到的數據，預測宏單元布局的設計結果質量， 并為阻塞和時序創建盡可能優化的開箱即用的Macro Placement。該技術可以預測擁塞、線長，和總負時序裕量，并顯著減少人工調整工作。通過迅速地自動探索數百個布局規劃，該技術可以創建出性能極佳的布局規劃。

機器學習的模型會在使用過程中一直被訓練，而且可用來提供訓練的數據越多，這一技術就會變得越智能。由于集成電路的巨大探索空間，特別是那些動輒運用到數千個宏的人工智能架構，機器學習技術非常適合解決布局規劃設計所面臨的挑戰。而且來自用戶或該工具出廠時所預載的機器學習數據庫中的機器學習數據都會被保存下來，供其他設計重復使用。

IC Compiler II和Fusion Compiler是新思科技數字設計系列產品中的一部分，該系列是業界首個人工智能增強的云端設計解決方案，重新定義了傳統EDA工具在綜合、布局布線、及驗證簽核等方面的界限，并致力于提供業界領先的PPA和盡可能縮短的結果時間。此外，新思科技也已將許多IP集成到該解決方案中。

芯片的布局規劃標示了所有基礎元件的位置。理想情況下，宏單元和標準單元的擺放都應該遵守芯片的數據流，以實現適用于目標應用的最佳PPA。在創意電子的例子中，他們成功實現將翻轉功耗降低14%，線長減少19%。

傳統的布局規劃是手動且耗時的流程，新思科技的IC Compiler II和Fusion Compiler數字實現解決方案中的全新自動化和由機器學習驅動的技術是解決布局規劃難題的完美答案，不但可以大幅簡化布局規劃的迭代數量，還能夠獲得更好的結果及生產力，滿足開發者對設計質量和時間的雙需求。