隨著數據帶寬需求的持續增長，數據傳輸從并行變成串行，收發器的速率越來越高，無論在單板內或者通過光纖和背板傳輸，都會帶來一系列信號完整性問題。

如何解決這些問題，保證誤碼率滿足協議要求，是一個很有挑戰性的工作，主要涉及到從芯片選型、電路設計，到PCB的Layout的全過程。

所以各位老鐵們，今天我就給大家介紹FPGA高速收發器中使用什么技術可以幫助我們解決信號完整性問題。

01、高速Serdes信號完整性影響因素

信號在PCB上傳輸，會遇到兩個問題：插入損耗和反射。這兩個因素主要影響了高速Serdes在傳輸過程中的信號完整性。

插入損耗

插入損耗是介質損耗、導體損耗、導體表面粗糙度等原因引起來的。1板材引起的插入損耗

下圖中表示不同的介質的插入損耗。我們看到通常用的FR4板材和高速板材M4、M6板材比較起來，插入損耗就比較大。所以我們在設計10G、25G背板傳輸系統時候，就會選用M4、M6板材。當然選用插入損耗小的材料價格也會比較貴。

傳輸距離引起的插入損耗

對于同一種板材來說，傳輸距離遠近不同，插入損耗也不同，見下圖。因此我們在布線時候要優先考慮高速線的布線。

反射

反射是因為阻抗不匹配和stub引起的。例如線寬不一樣，就會引起阻抗不匹配，信號傳輸中經過的耦合電容、過孔等都是阻抗不匹配的位置。

Stub是傳輸路徑上短的開路的線。為何會產生stub線，我們舉個例子，假設是12層板，我們走線從第1層到第3層，需要打一個過孔。大部分設計中的過孔是一個通孔，加工時候鉆頭會從第1層打到第12層，信號從第1層走到第3層后會繼續沿著通孔走，從第3層到第12層就是一段stub，這就會引起信號反射，造成信號完整性問題。

02、信號完整性問題帶來的影響

這些問題對信號有什么影響呢？首先我們知道信號頻率越高，影響越大。從第一幅圖中可以看出，信號頻率越高，插入損耗就越大。

我們的發送數據包含很多頻率成分，從低頻到高頻，經過線路的傳輸，高頻成分被衰減得更多，后果就是引入ISI（碼間干擾）的問題。

碼間干擾

下圖中解釋了什么是ISI，信號從發送端經過線路傳輸到接收端后，因為損耗和反射的原因，不僅信號幅度變小了，而且因為高頻成分衰減得更大，信號從陡峭變得平滑。這樣造成的后果是前一個bit的波形延伸到了后一個bit位置。在發送側我們發送的bit是0-1-1-0，經過傳輸后最后一個1的波形延伸到后面一個0的位置，會造成0的電壓變高，判決時候可能判決成1，這樣本來發送的0-1-1-0，在接收端判決成0-1-1-1。這就是碼間干擾。碼間干擾的主要原因就是高頻成分損耗大，低頻成分損耗小。

如何保證數據的傳輸可靠

如何克服這些問題保證數據的可靠傳輸呢？我們在發送端引入去加重技術和接收端引入均衡技術。1去加重技術

首先介紹去加重技術，下圖為高速收發器發送端的去加重電路。

電路很簡單，串行數據經過寄存器延遲后乘以不同的系數，然后合并在一起發送出去。頻率響應如下圖TX FIR Frequency Response所示，最后接收端的頻率響應如如下圖Channel Response所示，從直流到奈奎斯特頻率是一個相對平坦的響應。

我們從時域上看一下去加重對波形的影響，看上去波形更奇怪一些，所以去加重有些像無線通訊中的一個術語“預失真”。

pre emphasis 時域波形

post emphasis 時域波形

我們可以看到pre和post處理的位置不同。pre是在信號變化前處理，post是在信號變化后處理。

最后我們看一下經過和不經過去加重以后的眼圖，下圖左邊是沒有經過去加重的接收眼圖，右邊是經過去加重的接收眼圖。我們可以看到，右邊的圖盡管電壓變小了，但是波形變的陡峭了，就不會引起下一個bit判決錯誤。因此通過在發送端使用去加重技術，可以抵消線路帶來的損耗。

在發送端使用去加重技術，在接收端我們還可以采用CTLE和DFE均衡技術。