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MATLAB代碼仿真介紹

FPGA之家 ? 來(lái)源:數(shù)字積木 ? 作者:數(shù)字積木 ? 2022-07-06 10:35 ? 次閱讀

1,MATLAB代碼仿真

首先介紹下信號(hào)混頻的相關(guān)概念?;祛l就是把兩個(gè)不同頻率的信號(hào)混合,得到第三個(gè)頻率。數(shù)字電路中最常見(jiàn)的混頻方法就是將兩個(gè)信號(hào)相乘。將兩個(gè)頻率為 f0,f1 的正弦波進(jìn)行相乘,根據(jù)積化和差公式,得到兩個(gè)頻率分量為 f0+f1 ,f0-f1 的信號(hào)。數(shù)字混頻在通信的調(diào)制,解調(diào),DUC(數(shù)字上變頻),DDC(數(shù)字下變頻)等系統(tǒng)中應(yīng)用廣泛。通常把其中一個(gè)信號(hào)稱為本振信號(hào)( local oscillator ),另一個(gè)我信號(hào)稱為混頻器的輸入信號(hào)。

下面的matlab代碼用于驗(yàn)證混頻器的設(shè)計(jì)。

%%信號(hào)混頻

%%將兩個(gè)頻率為 f0,f1 的正弦波進(jìn)行相乘,根據(jù)積化和差公式,得到兩個(gè)頻率分量為 f0+f1 ,f0-f1 的信號(hào)

clear all;close all;clc;

fs = 100*10e6; %采樣頻率 100MHz

f1 = 2*10e6; %信號(hào)0的頻率 2MHz

f0 = 1.5*10e6; %信號(hào)1的頻率 1.5MHz

fpass =1.7*10e6; %低通濾波器通帶頻率

fstop =1.9*10e6; %低通濾波器截止頻率

DIV = 16

N = 4096; %采樣點(diǎn)數(shù)

t = 0 : 1/fs : (N-1)/fs; %設(shè)置采樣時(shí)間

Sig0 = sin (2*pi*f0*t); %生成信號(hào)0

Sig1 = sin (2*pi*f1*t); %生成信號(hào)1

Sig = Sig0 .*Sig1; %兩個(gè)信號(hào)進(jìn)行相乘

% 進(jìn)行快速傅里葉變化,得到頻譜

XK0 = fft(Sig0);

XK1 = fft(Sig1);

XK = fft(Sig);

%設(shè)置頻率

f = ( 0:N/DIV-1 )*fs/( N * 10e6 ); %單位設(shè)置為MHz

Amax = max (abs( XK(1:N/DIV)));

f0 = [0 fpass/(10e6 ) fstop/(10e6 ) ( N/DIV-1 )*fs/( N * 10e6 ) ];

A = [ Amax Amax 0 0 ];

%繪制時(shí)域波形圖

figure(1);

subplot(3,1,1); plot(t,Sig0); title(“頻率為1.5MHz的正弦信號(hào)”);xlabel(“時(shí)間(s)”);ylabel(“幅度”);

subplot(3,1,2); plot(t,Sig1); title(“頻率為2.0MHz的正弦信號(hào)”);xlabel(“時(shí)間(s)”);ylabel(“幅度”);

subplot(3,1,3); plot(t,Sig); title(“1.5MHz和2.0MHz正弦波相乘得到的信號(hào)”);xlabel(“時(shí)間(s)”);ylabel(“幅度”);

%繪制頻域圖

figure(2);

subplot(3,1,1); plot(f, ( abs( XK0(1:N/DIV) ) ) );title(“1.5MHz正弦信號(hào)的頻譜”);xlabel(“頻率(MHz)”);ylabel(“幅度”);

subplot(3,1,2); plot(f, ( abs( XK1(1:N/DIV) ) ) );title(“2.0MHz正弦信號(hào)的頻譜”);xlabel(“頻率(MHz)”);ylabel(“幅度”);

subplot(3,1,3); plot(f, ( abs( XK(1:N/DIV) ) ) );title(“1.5MHz和2.0MHz正弦波相乘得到的信號(hào)的頻譜”);xlabel(“頻率(MHz)”);ylabel(“幅度”);

hold on;

%低通濾波器示意圖

plot( f0 ,A );

在該仿真代碼中,設(shè)置采樣時(shí)鐘為100MHz,兩個(gè)信號(hào)的頻率分別為1.5MHz 和2.0 MHz 。兩個(gè)信號(hào)相乘后,產(chǎn)生一個(gè)頻率分量為 0.5MHz ( 2.0MHz - 1.5MHz ) 和3.5MHz ( 2.0MHz + 1.5MHz ) 的信號(hào)。時(shí)域圖顯示如下:

f6f9c744-fcc2-11ec-ba43-dac502259ad0.png

頻域圖顯示如下:

f71b0a3a-fcc2-11ec-ba43-dac502259ad0.png

如圖上所示,混頻后得到了兩個(gè)頻率頻率分量為 0.5MHz 和 3.5 MHz的信號(hào)。將該信號(hào)通過(guò)一個(gè)截止頻率為2.0MHz左右的濾波器中,即可過(guò)濾掉 3.5 MHz的高頻信號(hào),只留下 0.5MHz的信號(hào)。即如上圖橙色曲線所示。

2.MATLAB設(shè)計(jì)濾波器系數(shù)。

利用matlab的 濾波器設(shè)計(jì)工具箱( Filter Designer )可以非常方便地設(shè)計(jì)出符合工程要求的濾波器,在該工具箱中可以直接導(dǎo)出用于FPGA 濾波器設(shè)計(jì)的系數(shù)文件。

f73fdf72-fcc2-11ec-ba43-dac502259ad0.png

打開(kāi)該工具箱后,默認(rèn)顯示如下:

f75506d6-fcc2-11ec-ba43-dac502259ad0.png

進(jìn)行簡(jiǎn)單的設(shè)置:

濾波器類(lèi)型:低通濾波器

濾波器形式:fir

濾波器階數(shù):100

頻率單位:MHz

采樣頻率:100MHz

通帶頻率:1MHz

截止頻率:2MHz

濾波器參數(shù)設(shè)置好后,點(diǎn)擊 Designer Filter 按鈕,稍等片刻,即可出現(xiàn)設(shè)計(jì)好的濾波器的頻幅相應(yīng)曲線?!咀ⅰ坑捎谑浅鯇W(xué)乍練,以上的參數(shù)設(shè)計(jì)的不一定合理,其中某些概念還不是很懂,還望通信大神指點(diǎn)。

f763a042-fcc2-11ec-ba43-dac502259ad0.png

由于要在FPGA中使用,還要將浮點(diǎn)型的系數(shù)轉(zhuǎn)化為定點(diǎn)數(shù)。如下圖設(shè)置,設(shè)置輸出格式為定點(diǎn)數(shù),位寬為16bit.

f7758424-fcc2-11ec-ba43-dac502259ad0.png

接下來(lái)就可以生成用于FPGA設(shè)計(jì)的系數(shù)文件了。在菜單【 Targets 】下點(diǎn)擊【 XILINX coefficient(.coe)file 】,保存即可。

f7899cde-fcc2-11ec-ba43-dac502259ad0.png

.coe文件中的內(nèi)容大致如下,存儲(chǔ)了濾波器的各個(gè)系數(shù),用16進(jìn)制表示。

f79a2e64-fcc2-11ec-ba43-dac502259ad0.png

至此,濾波器就設(shè)置完成了。

3.建立FPGA工程。

利用xilinx 的vivado工具來(lái)建立 fir 濾波器系統(tǒng),對(duì)上述的matlab 程序進(jìn)行硬件驗(yàn)證。兩路正弦波信號(hào)可以用vivado 的DDS IP生成,乘法操作用乘法器IP實(shí)現(xiàn),用vivado自帶的fir 濾波器實(shí)現(xiàn)濾波。利用vivado 的 block design 工具,可以不寫(xiě)一行代碼,實(shí)現(xiàn)FPGA系統(tǒng)的搭建。先預(yù)覽下搭建好的一個(gè)簡(jiǎn)單的fir 系統(tǒng)工程。

f7aea8c6-fcc2-11ec-ba43-dac502259ad0.png

該工程中,利用兩個(gè)DDS 輸出 1.5MHz 和 2.0MHz 的正弦波,利用乘法器IP進(jìn)行兩路信號(hào)的相乘,實(shí)現(xiàn)混頻操作。再講混頻的信號(hào)通過(guò)一個(gè)fir濾波器,實(shí)現(xiàn)濾波操作。先亮以下仿真結(jié)果,漂亮的波形圖。

f7bc8b6c-fcc2-11ec-ba43-dac502259ad0.png

濾波器完美輸出了0.5MHz的波形,濾掉了3.5MHz的高頻波。不過(guò)這是在仿真中的結(jié)果,在實(shí)際工程中,輸入的信號(hào)可能含有噪聲,失真等缺陷,實(shí)際效果不可能如此完美,但這個(gè)仿真結(jié)果也可以說(shuō)明問(wèn)題,在理想的輸入下,該濾波器可以完美地濾掉高頻波。下面詳細(xì)介紹 FPGA 工程的搭建。

1,建立 block design 工程。

在vivado 工具中點(diǎn)擊 create block design ,輸入 fir_system ( 該名稱可以任意指定 )。

f7d8449c-fcc2-11ec-ba43-dac502259ad0.png

2,添加IP。

在新打開(kāi)的 Diagram 視圖中,添加IP 塊。點(diǎn)擊 “ + ”號(hào),在彈出的對(duì)話框中輸入DDS,雙擊DDS compiler ,即可將DDS IP 加入到塊圖中。

f7e9b4ca-fcc2-11ec-ba43-dac502259ad0.png

按照上面的方法依次添加兩個(gè) DDS( DDS compiler ) IP ,兩個(gè)截位( slice )IP ,一個(gè)fir濾波器(fir compiler) IP,一個(gè)乘法器( mult )IP,如下圖。

f803f48e-fcc2-11ec-ba43-dac502259ad0.png

3,設(shè)置IP。

IP添加后,還有經(jīng)過(guò)配置參數(shù)才能使用。雙擊IP 塊即可進(jìn)行配置。

(1)DDS配置。

兩個(gè)DDS模塊,一塊設(shè)置輸出為2.0MHz,一個(gè)設(shè)置輸出為1.5MHZ,其余設(shè)置保持相同即可。時(shí)鐘頻率一定要設(shè)置為100MHz,和前面matlab仿真保持一致。

f8121fbe-fcc2-11ec-ba43-dac502259ad0.png

f822490c-fcc2-11ec-ba43-dac502259ad0.png

另一個(gè)DDS設(shè)置為1.5MHz 。設(shè)置方法同上。需要注意的是,如上圖顯示,輸出數(shù)據(jù)端口(MAXISDATA_TDATA)為16bit ,高8位為 正弦波(sin)數(shù)據(jù),低8位為余弦波(cos)數(shù)據(jù)。

(2)slice IP設(shè)置。

該IP用于截位操作,設(shè)置如下,輸入為16bit,輸出為8bit,為16bit的bit7到bit0.位寬為8bit.該IP用于截取從DDS輸出的正弦波數(shù)據(jù)。

f82da612-fcc2-11ec-ba43-dac502259ad0.png

(3)乘法器IP配置。

輸入位寬設(shè)置為8bit 有符號(hào)數(shù),流水線級(jí)數(shù)采用建議的延時(shí),設(shè)置為3.表示從輸入到乘法結(jié)果輸出經(jīng)過(guò)3個(gè)時(shí)鐘周期延時(shí)。其余可保持默認(rèn)。

f83f6ea6-fcc2-11ec-ba43-dac502259ad0.png

f8511c14-fcc2-11ec-ba43-dac502259ad0.png

(4)移位寄存器設(shè)置。

移位寄存器用以延時(shí)數(shù)據(jù)有效信號(hào),使其與乘法器的輸出保持同步。由于乘法器有3個(gè)時(shí)鐘的延遲,故將移位寄存器深度也設(shè)置為3,使其輸出比輸入延遲3個(gè)時(shí)鐘周期。其余可保持默認(rèn)。

f8619ada-fcc2-11ec-ba43-dac502259ad0.png

(5)fir濾波器配置。

濾波器的系數(shù)設(shè)置為coe文件,加載前面在matlab生成的coe文件,稍等片刻即可在左邊窗口看到該濾波器的幅頻響應(yīng)曲線。將輸入采樣頻率和時(shí)鐘頻率都設(shè)置為100MHz。其余可默認(rèn)。

f8809e9e-fcc2-11ec-ba43-dac502259ad0.png

f88d6c00-fcc2-11ec-ba43-dac502259ad0.png

4,引出端口。

鼠標(biāo)選中端口,右鍵選擇 make external,即可導(dǎo)出端口。

f89e651e-fcc2-11ec-ba43-dac502259ad0.png

5,IP連接。

IP最終連接如下圖。

f8a974e0-fcc2-11ec-ba43-dac502259ad0.png

6,生成代碼。

按照下圖,選中塊設(shè)計(jì),右鍵先選擇 “ generate output product.。.”,等待完成后在選擇 “create HDL wrapper.。.”,即可自動(dòng)生成頂層代碼。

f8c6e4ee-fcc2-11ec-ba43-dac502259ad0.png

如果出現(xiàn)下面的界面,可選擇下拉菜單中的最大值,這個(gè)選項(xiàng)表示運(yùn)行時(shí)vivado軟件可使用的最大核心數(shù)。

f8db9272-fcc2-11ec-ba43-dac502259ad0.png

最終自動(dòng)生成的頂層代碼如下,就是對(duì)建立的原理圖工程做了模塊調(diào)用,其本質(zhì)還是Verilog代碼。

f8e84dfa-fcc2-11ec-ba43-dac502259ad0.png

4,F(xiàn)PGA仿真驗(yàn)證。建立如下的測(cè)試文件:

module tb_fir( );

wire [7:0]adc0_sin;

wire [7:0]adc1_sin;

wire [15:0]fir_in;

wire [39:0]fir_out_tdata;

wire fir_out_tvalid;

reg sysclk;

fir_system_wrapper fir_system_wrapper

.adc0_sin ( adc0_sin ),

.adc1_sin ( adc1_sin ),

.fir_in ( fir_in ),

.fir_out_tdata ( fir_out_tdata ),

.fir_out_tvalid ( fir_out_tvalid ),

.sysclk ( sysclk )

);

initial

begin

sysclk = 0;

#50000 $stop(2);

end

always #5 sysclk = ~sysclk;

Endmodule

由于該工程的邏輯已在源代碼中完成,故在測(cè)試文件只是對(duì)頂層模塊做了例化和產(chǎn)生時(shí)鐘信號(hào)。最后仿真結(jié)果如下圖:

f7bc8b6c-fcc2-11ec-ba43-dac502259ad0.png

濾波器完美輸出了0.5MHz的波形,濾掉了3.5MHz的高頻波。

原文標(biāo)題:matlab+vivado設(shè)計(jì)數(shù)字濾波器

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審核編輯:彭靜
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原文標(biāo)題:matlab+vivado設(shè)計(jì)數(shù)字濾波器

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