在线观看www成人影院-在线观看www日本免费网站-在线观看www视频-在线观看操-欧美18在线-欧美1级

0
  • 聊天消息
  • 系統消息
  • 評論與回復
登錄后你可以
  • 下載海量資料
  • 學習在線課程
  • 觀看技術視頻
  • 寫文章/發帖/加入社區
會員中心
創作中心

完善資料讓更多小伙伴認識你,還能領取20積分哦,立即完善>

3天內不再提示

Vivado Synthesis的各種流程

FPGA技術驛站 ? 來源:TeacherGaoFPGAHub ? 作者:TeacherGaoFPGAHub ? 2022-07-15 11:39 ? 次閱讀

全局綜合(Global Synthesis)

全局綜合意味著整個設計在一個Synthesis Design Run流程中完成,這樣會帶來幾個好處。一是使得綜合工具能夠最大化地進行設計優化,尤其是層次間的優化(這些優化是其他綜合流程不能實現的)。二是對于綜合后的設計分析帶來了很大的便利。當然,其不足之處也是很明顯的,那就是編譯時間會很長。但這一不足之處可以借助增量綜合得以緩解。需要注意的是因為是全局綜合,所以XDC中描述的約束是以頂層為基準進行索引的。

IPI綜合(Block Design Synthesis)

Vivado IPI (IP Integrator)提供了直觀的模塊化的設計方法。用戶可以將Vivado IP Catalog中的IP、用戶自己的RTL代碼、或者用戶已有的BD文件添加到IP Integrator中構成Block Design,設計更復雜的系統,如下圖所示。

a0972958-03ef-11ed-ba43-dac502259ad0.png

IPI使得用戶可以方便地將特定功能打包放入設計中,這樣用戶可以將焦點放在整個系統上,而非系統的某個部分。對于Block Design,Vivado提供了如下圖所示的三種綜合方式。其中Global為全局綜合方式,其余兩種均為OOC(Out-of-Context)綜合方式,只是OOC的粒度不同而已。OOC可以有效縮短編譯時間。

a0ad044e-03ef-11ed-ba43-dac502259ad0.png

OOC綜合方式

OOC綜合方式可以使用戶單獨對設計的某個層次進行綜合,然后再對整個設計進行綜合,此時,OOC綜合的對象會被當作黑盒子對待。通常,對于Xilinx的IP,我們建議采用OOC綜合方式。OOC可以縮短后續整個設計綜合所需時間,同時,若設計發生改變,而OOC綜合對象沒有改變,那么整個設計的綜合就不需要再對OOC對象進行綜合。一旦采用OOC綜合方式,在Design Runs窗口中就會看到相應的OOC Module Runs,如下圖所示。

a0bbbbc4-03ef-11ed-ba43-dac502259ad0.png

增量綜合(Incremental Synthesis)

增量綜合可以使綜合工具復用之前已有的綜合結果,從而縮短編譯時間。但增量綜合是有前提條件的,即設計可以形成至少4個分割(Partitions),而每個分割至少包含25000個模塊。這里的“模塊”既包含設計層次也包含RTL原語。Vivado提供了四種增量綜合模式,如下圖所示。其中off表明關閉增量綜合,quick模式不會進行邊界優化。default模式會執行大部分邏輯優化包括邊界優化,相對于非增量模式,能顯著縮短編譯時間。aggressive模式會執行所有的邏輯優化,編譯時間縮短程度最為明顯。對于低性能設計需求,可以使用quick模式,而對于高性能設計需求,建議采用其余三種模式。

a0d724b8-03ef-11ed-ba43-dac502259ad0.png

模塊化綜合(Block-level Synthesis)

本身Vivado提供了多種綜合策略和各種綜合設置選項,但其面向的對象是整個設計,換言之,這是一種全局設置。Block-level綜合技術則打破了這一常規,可以對不同層次的設計設置不同的選項或應用不同的綜合策略,從而達到更好的綜合質量。

Block-level綜合技術需要通過XDC約束來實現,如下圖所示。

a0e406f6-03ef-11ed-ba43-dac502259ad0.png

我們來看一個例子:設計中有4個模塊U1、U2、U3和inst1,而inst1又嵌入在U3里。現在我們需要對U1使能RETIMING,對U2和U3使用AREA_OPTIMIZED策略,對inst1使用DEFAULT綜合策略,那么我們就可以通過下圖所示約束實現。

a0f0a488-03ef-11ed-ba43-dac502259ad0.png

a1096ae0-03ef-11ed-ba43-dac502259ad0.png

審核編輯 :李倩

聲明:本文內容及配圖由入駐作者撰寫或者入駐合作網站授權轉載。文章觀點僅代表作者本人,不代表電子發燒友網立場。文章及其配圖僅供工程師學習之用,如有內容侵權或者其他違規問題,請聯系本站處理。 舉報投訴
  • 模塊化
    +關注

    關注

    0

    文章

    332

    瀏覽量

    21376
  • Vivado
    +關注

    關注

    19

    文章

    813

    瀏覽量

    66668
收藏 人收藏

    評論

    相關推薦

    使用HLS流程設計和驗證圖像信號處理設備

    STMicroelectronics成像部門負責向消費者、工業、安全和汽車市場提供創新的成像技術和產品。該團隊精心制定了一套通過模板實現的High-Level Synthesis(HLS)高層次綜合流程,使得上述產品能夠迅速上市。對于汽車市場,該
    的頭像 發表于 01-08 14:39 ?84次閱讀
    使用HLS<b class='flag-5'>流程</b>設計和驗證圖像信號處理設備

    Vivado之實現布局布線流程介紹

    一、前言 本文將介紹Vivado進行綜合,以及布局布線的內部流程,熟悉該流程后結合Settings中對應的配置選項,對于時序收斂調試將更具有針對性。 二、Implementation(實現) 實現
    的頭像 發表于 12-06 09:08 ?506次閱讀
    <b class='flag-5'>Vivado</b>之實現布局布線<b class='flag-5'>流程</b>介紹

    Xilinx_Vivado_SDK的安裝教程

    I Agree,然后點擊 Next: 選擇 Vivado HL System Edition(一般選擇這個設計套件比較完整,它比 Vivado HL Design Edition 多了一個 System Generator for DSP with Mat
    的頭像 發表于 11-16 09:53 ?1238次閱讀
    Xilinx_<b class='flag-5'>Vivado</b>_SDK的安裝教程

    U50的AMD Vivado Design Tool flow設置

    AMD Alveo 加速卡使用有兩種流程,AMD Vitis Software Platform flow 和 AMD Vivado Design Tool flow。比較常見的是 Vitis
    的頭像 發表于 11-13 10:14 ?213次閱讀
    U50的AMD <b class='flag-5'>Vivado</b> Design Tool flow設置

    每次Vivado編譯的結果都一樣嗎

    很多FPGA工程師都有這種困惑,Vivado每次編譯的結果都一樣嗎? 在AMD官網上,有這樣一個帖子: Are Vivado results repeatable for identical
    的頭像 發表于 11-11 11:23 ?441次閱讀
    每次<b class='flag-5'>Vivado</b>編譯的結果都一樣嗎

    vivado導入舊版本的項目,IP核心被鎖。

    vivado導入其他版本的項目的時候,IP核被鎖,無法解開,請問該如何解決。 使用軟件:vivado 2019.2 導入項目使用版本:vivado 2018
    發表于 11-08 21:29

    使用Vivado通過AXI Quad SPI實現XIP功能

    本博客提供了基于2023.2 Vivado的參考工程,展示如何使用Microblaze 地執行(XIP)程序,并提供一個簡單的bootloader。
    的頭像 發表于 10-29 14:23 ?403次閱讀
    使用<b class='flag-5'>Vivado</b>通過AXI Quad SPI實現XIP功能

    Vivado使用小技巧

    有時我們對時序約束進行了一些調整,希望能夠快速看到對應的時序報告,而又不希望重新布局布線。這時,我們可以打開布線后的dcp,直接在Vivado Tcl Console里輸入更新后的時序約束。如果調整
    的頭像 發表于 10-24 15:08 ?378次閱讀
    <b class='flag-5'>Vivado</b>使用小技巧

    Vivado編輯器亂碼問題

    ,但是在Vivado里面打開用sublime寫的代碼之后,經常出現中文亂碼,讓人很不舒服。究其原因就是一般來說第三方的編輯器是采用utf8的編碼方式,而vivado的text editor不是這種方式。
    的頭像 發表于 10-15 17:24 ?855次閱讀
    <b class='flag-5'>Vivado</b>編輯器亂碼問題

    Vivado 2024.1版本的新特性(2)

    從綜合角度看,Vivado 2024.1對SystemVerilog和VHDL-2019的一些特性開始支持。先看SystemVerilog。
    的頭像 發表于 09-18 10:34 ?979次閱讀
    <b class='flag-5'>Vivado</b> 2024.1版本的新特性(2)

    Vivado 2024.1版本的新特性(1)

    Vivado 2024.1已正式發布,今天我們就來看看新版本帶來了哪些新特性。
    的頭像 發表于 09-18 10:30 ?1463次閱讀
    <b class='flag-5'>Vivado</b> 2024.1版本的新特性(1)

    如何在AMD Vivado? Design Tool中用工程模式使用DFX流程

    本文介紹了在 AMD Vivado? Design Tool 中用工程模式使用 DFX 流程以及需要注意的地方。在使用 DFX 工程模式的過程中要把具體步驟映射到相應的 DFX 非工程模式的步驟,這樣才能更好地理解整個流程的運行
    的頭像 發表于 04-17 09:28 ?917次閱讀
    如何在AMD <b class='flag-5'>Vivado</b>? Design Tool中用工程模式使用DFX<b class='flag-5'>流程</b>?

    深入探索Vivado非工程模式FPGA設計流程

    在設計過程的每個階段,設計者均可以打開Vivado集成開發環境,對存儲器中保存的當前設計進行分析和操作。
    發表于 04-03 09:36 ?1063次閱讀
    深入探索<b class='flag-5'>Vivado</b>非工程模式FPGA設計<b class='flag-5'>流程</b>

    Vivado Synthesis中怎么使用SystemVerilog接口連接邏輯呢?

    SystemVerilog 接口的開發旨在讓設計中層級之間的連接變得更加輕松容易。 您可以把這類接口看作是多個模塊共有的引腳集合。
    的頭像 發表于 03-04 15:25 ?990次閱讀
    在<b class='flag-5'>Vivado</b> <b class='flag-5'>Synthesis</b>中怎么使用SystemVerilog接口連接邏輯呢?

    使用P4和Vivado工具簡化數據包處理設計

    電子發燒友網站提供《使用P4和Vivado工具簡化數據包處理設計.pdf》資料免費下載
    發表于 01-26 17:49 ?0次下載
    使用P4和<b class='flag-5'>Vivado</b>工具簡化數據包處理設計
    主站蜘蛛池模板: 未成人禁止视频高清在线观看 | 天天挨操| 天天做天天爽| 天堂最新版中文网| 国产香蕉视频在线| 亚洲1314| 男女交性视频播放 视频 视频| 精品女同同性视频很黄很色| 99在线国产| 色综合天天综合网国产成人网| 午夜干b| 夜夜骑夜夜操| 免费中国jlzzjlzz在线播放| 国产偷啪视频一区| 免费啪啪小视频| 乱人伦的小说| 泰国一级毛片aaa下面毛多| 欧美作爱福利免费观看视频| 久久99精品久久久久久野外 | 天堂网中文在线| 久久中文字幕一区二区三区| 伊人伊成久久人综合网777| 性欧美网站| 你懂的在线视频网站| 国产人成精品香港三级古代| 午夜手机看片| 99午夜| 免费视频一区| 四虎永久精品视频在线| 看全色黄大色大片免费久久| 亚洲午夜一区| 1300部小u女视频免费| 99草在线视频| 亚洲一区中文| 婷婷丁香视频| 黄色大片日本| 欧美黄页| 日本不卡视频在线播放| 他也色在线视频| 福利社藏经阁| 国产xxxx极品bbw视色|