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1. 為什么選擇SRIO

隨著PCIe接口、以太網接口的飛速發展，以及SOC芯片的層出不窮，芯片間的數據交互帶寬大大提升并且正在向片內交互轉變；SRIO接口的應用市場在縮小，但是由于DSP和PowerPC中集成了SRIO接口，因此在使用DSP/Power PC + FPGA的使用場景中仍然占有一席之地。

同時，由于SRIO接口一些獨特的特性，使得SRIO接口在一些應用中仍然不可替代：

A. 不同的數據包類型，支持使用SRIO傳輸不同的數據類型；

B. 支持數據包優先級；

C. 支持響應機制；

D. 支持重傳機制；

E. 支持帶目的地址的路由；

F. 方便研發工程師定義靈活的硬件結構和變化的負荷分擔；

2. XilinxSRIO IP特性

Xilinx SRIO IO具有如下特性：

A. 支持RapidIO互連Rev2.2協議；

B. 支持1x、2x、4x，并且可以從x4、x2向下train down；

C. 每條lane支持的線速率為1.25Gbs、2.5Gbs、3.125Gbs、5.0Gbs和6.25Gbs；

D. 支持同時發生的Initiator和Target接口操作；

E. 支持Doorbell傳輸和Message傳輸；

F. 專有的Maintenance傳輸端口；

G. 使用標準的AXI4-Lite和AXI4-Stream接口實現簡單的握手機制和數據流控制；

H. 所有發送數據包支持source ID可配置；

I. 針對復雜的互連系統，支持16bit device ID配置；

J. TXbuffer和RX buffer深度獨立可配置，可配置深度分別為8包、16包和32包；

K. 支持TX flow control和RX flow control；

L. 支持multi-cast傳輸；

3. Xilinx SRIO IP架構

Xilinx SRIO IP包含LOG（邏輯和傳輸層）、BUF（傳輸層）、PHY（物理層）、Clock&Reset四個組成部分，其中：

A. 邏輯和傳輸層定義了操作協議，包含數據組包和解包，提供用戶邏輯接口、傳輸接口和配置接口；

B. 傳輸層定義了包交換、路由和尋址機制，包含發送和接收數據緩存、數據包傳輸和流控、優先級控制和數據包排序、跨時鐘域處理和重傳管理；

C. 物理層定義了電氣特性、鏈路控制和糾錯重傳等，包含鏈路訓練、初始化和協議實現、CRC和響應機制、提供和Transceiver的接口；

D. Clock&Reset部分實現SRIO時鐘、復位、寄存器管理（Clock、Reset、Register Manager）：該部分實現SRIO接口時鐘方案、復位策略及寄存器配置和管理功能；

Xilinx SRIO IP核的結構如下圖所示：

其中，邏輯層提供給用戶的接口包括Initiator Request接口、Initiator Response接口、TargetRequest接口、Target Response接口、Maintenance Request接口、Maintenance Response接口和配置寄存器接口。如下圖所示：

由于在SRIO IP版本升級的過程中，在Gen2 IP中引入了AXI接口，因此Xilinx SRIO IP LOG層提供給用戶的接口也發生了變化。

以Initiator接口為例，Xilinx SRIO IP Gen1 V5.6以前的版本提供給用戶的接口信號如下圖所示，Target和Maintenance接口提供給用戶的接口也和Initiator接口基本類似。

以Initiator接口為例，Xilinx SRIO IP Gen2 V1.0以后的版本提供給用戶的接口信號如下圖所示，變更為AXI接口，Target和Maintenance接口提供給用戶的接口也和Initiator接口基本類似。

以Initiator接口為例，Xilinx SRIO IP Gen1 V5.6以前的版本提供給用戶的接口時序如下圖所示：

以Initiator接口為例，Xilinx SRIO IP Gen2 V1.0以后的版本提供給用戶的接口時序如下圖所示，這里發生了一個顯著的變化是在每一包數據發送時tready會先變低一個周期，因此此處的時序要控制好，不然很容易造成SRIO IP核堵塞。

4. SRIO數據包格式

在SRIO數據包格式中，主要分為包頭、數據payload、包尾三部分。包頭的ackID、crf、prio、ftype、ttype、source ID、destination ID、address等信息需要用戶根據數據包的類型、優先級、源地址、目的地址、讀寫操作地址等信息填入；data部分是我們需要操作當前數據包的payload；包尾的CRC等信息為IP核自動插入。

5. XilinxSRIO IP使用和調試中的注意事項

Xilinx SRIO IP在使用和調試的時候，我們強調如下注意事項：

A. LOG接口的時序控制必須精準，否則可能會造成SRIO IP核堵塞；以IREQ接口為例說明：

B. LOG接口使用組合邏輯來控制時序，在實際上板測試過程中要考慮tready信號隨時可能變無效的情況，通常我用一個不使能任何輸出寄存器的FIFO來做組合邏輯時序控制，在Gen2 IP使用時我的一個例子如下圖所示；

C. Gen1 IP和Gen2 IP的差別在于：Gen1的控制信號為低有效，Gen2的控制信號為高有效；Gen1使用sof、eof、valid來控制有效數據進入IP核，Gen2使用tvalid和tlast來控制有效數據進入IP核；Gen1的包頭信息是獨立的接口，sof對應的就是第一個payload數據，Gen2的包頭信息是作為數據寫入tdata接口；