時鐘對芯片功能準(zhǔn)確性、性能高低和功耗高低有著至關(guān)重要的影響。芯片的時鐘來源一般有三種：

第一，通過外部引腳直接輸入時鐘信號，常用于接口芯片、傳感器芯片，SOC系統(tǒng)中少見；

第二，外部晶振+內(nèi)部時鐘發(fā)生器產(chǎn)生時鐘，常見于低速單片機(jī)；

第三，內(nèi)部時鐘發(fā)生器+內(nèi)部PLL +內(nèi)部分頻器產(chǎn)生時鐘，常見于對安全、功耗有特殊要求的芯片；

第四，外部晶振+內(nèi)部時鐘震蕩器+內(nèi)部PLL +內(nèi)部分頻器產(chǎn)生時鐘，性能高一點(diǎn)的MCU基本都采用這種方案。

以第四時鐘方案為例，其采用外部晶振是因?yàn)橥獠烤д窬雀撸捎脙?nèi)部時鐘振蕩器是利用其安全、靈活、低功耗的優(yōu)勢，配置PLL可將外部晶振和內(nèi)部振蕩器的時鐘倍頻，再通過分頻器分頻供給到各個模塊。且為了節(jié)省功耗該SOC系統(tǒng)往往工作頻率可變，性能要求高時使用高頻率、任務(wù)簡單時使用低頻率，不工作的時候可關(guān)掉時鐘。這就是廣泛應(yīng)用的多時鐘模式系統(tǒng)，實(shí)現(xiàn)該系統(tǒng)需要采用時鐘切換、clock gating甚至power gating技術(shù)。

本文首先探討時鐘切換的實(shí)現(xiàn)，對于clock gating和power gating問題后續(xù)探討。

圖1

首先討論兩個時鐘間的切換問題，這兩個時鐘可能是具有倍頻關(guān)系的同步時鐘，也能是不相關(guān)的異步時鐘。很容易想到采用二選一選擇器就可以實(shí)現(xiàn)這一功能，不幸的是無論這兩個時鐘關(guān)系如何，都可能在時鐘線上引入毛刺，如圖1所示。

二選一選擇器采用與或門的形式實(shí)現(xiàn)，SEL是選擇信號，選擇CLK0或CLK1到輸出端口CLKOUT，也就是說CLKOUT是CLK0和CLK1拼接的結(jié)果。

圖1中，SEL信號由低到高變化，CLK0為高電平、CLK1為低電平，此時CLKOUT就會出現(xiàn)向下的毛刺；如果此時CLK0的頻率高于CLK1，那么CLKOUT的毛刺就是向上的脈沖。既然毛刺的出現(xiàn)是選擇信號SEL變化時，兩個輸入時鐘CLK0和CLK1高低交錯，高低電平拼接造成的。

那么，如果讓選擇信號在兩個時鐘的下降沿處分別將時鐘截?cái)?，再拼接成輸出時鐘，是不是就可以避免毛刺出現(xiàn)了呢？為此，我們在選擇路徑中插入下降沿觸發(fā)器對SELECT信號進(jìn)行下降沿采樣，如圖2（a）所示。

圖 2（a）

圖 2（b）

但這樣仍存在問題，存在著CLK0沒有被SELECT關(guān)斷，CLK1已經(jīng)開始輸出的情況，這仍有可能產(chǎn)生輸出毛刺，如圖2（b）所示。

為了保證一個時鐘選擇信號關(guān)斷后另一個時鐘再輸出，再在觸發(fā)器前插入與門，連接成交叉反饋結(jié)構(gòu)，如圖3（a）所示，這就是經(jīng)典的時鐘轉(zhuǎn)換電路。但這還是不夠，如果CLK1和CLK0是異步的，那還需要對其進(jìn)行同步，采用傳統(tǒng)同步方式，插入上升沿觸發(fā)器即可，如圖3（b）所示。

圖 3（a）

圖 3（b）

到這里我們已經(jīng)掌握了實(shí)現(xiàn)兩個時鐘切換的電路設(shè)計(jì)的基本思路，那如果有三個甚至更多時鐘相切換又該怎么辦？沿襲以上設(shè)計(jì)思路，將該電路結(jié)構(gòu)進(jìn)行擴(kuò)展，每一路雙鎖存輸出都相互交叉反饋即可，圖4以四個時鐘切換為例，給出了電路結(jié)構(gòu)圖。

圖 4

以上就完成了時鐘切換基礎(chǔ)設(shè)計(jì)，總結(jié)一下大家需要知道，多時鐘系統(tǒng)已經(jīng)廣泛應(yīng)用，在進(jìn)行時鐘轉(zhuǎn)換設(shè)計(jì)時， 1、單純采用MUX對時鐘做選擇是不行的； 2、圖3所示的時鐘切換電路能夠以較小的消耗而消除時鐘切換時的毛刺； 3、該時鐘切換電路結(jié)構(gòu)可擴(kuò)展，可按照這樣的設(shè)計(jì)思路設(shè)計(jì)多選一時鐘切換電路； 4、如果是異步時鐘還要插入雙鎖存結(jié)構(gòu)消除亞穩(wěn)態(tài)。

審核編輯：劉清