眾所周知，互補金屬氧化物半導體 (CMOS) 晶體管存在縮放問題。隨著 CMOS 場效應晶體管 (FET) 變得更小，它們的功率效率會降低，進而更容易受到自熱的影響。當由于功率耗散導致的發熱變得如此之大以致 CMOS-FET 器件無法有效運行時，這將成為一個問題。這個概念被稱為玻爾茲曼暴政，它由 MOSFET 在 300k 時 60 mV/dec 的亞閾值斜率 (SS) 的熱離子極限定義。這種現象導致工作電壓下限，最終限制了標準 FET 的功耗。

由于已知 CMOS FET 技術的這種局限性，因此一直在努力開發解決該問題的方法。這些潛在解決方案的一些示例包括隧道 FET、自旋 FET、納米機電 FET、相位 FET，以及最近的負電容 FET (NC-FET)。正如題為“使用負電容為低功率納米級器件提供電壓放大”的技術論文中提出的那樣，NC-FET 的設計是用指定厚度的鐵電絕緣體代替標準絕緣體。

該解決方案可以創建一個升壓變壓器，增加柵極電壓，并導致 SS 值低于 60 mV/dec。這樣的解決方案允許更低電壓的 FET 操作，這與更低的功耗和更高的器件效率相吻合。這個提議的解決方案，正如最初提供的那樣，不涉及 FET 物理操作的任何內在變化，并且僅能夠在較低的電源電壓下達到導通電流閾值。

圖 1上圖展示了基于鐵電的 NC-FET 的穩定性和可行性。資料來源：施普林格自然

無論 NC-FET 的理論多么簡單，自 2008 年最初提出 NC-FET 以來，開發和建模這些設備的實際情況遠沒有那么簡單。看來，造成這種情況的主要原因之一是最初提出的 NC-FET 要求鐵電絕緣體的負電容狀態穩定在單疇狀態，準靜態 NC 模型。與具有遲滯 IV 特性的鐵電 FET (Fe-FET) 不同，NC-FET 沒有這種特性(圖 2)。

圖 2 NC-FET 在 MOSFET 的現有柵極氧化物中添加了一層薄薄的鐵電 (FE) 材料。資料來源：AIP 出版社

此外，對于 NC-FET，總柵極電容仍然為正，而在 Fe-FET 中，總柵極電容為負。本質上，NC-FET 要求 IV 特性與掃描頻率和掃描電壓無關且無滯后。

NC-FET 設計中的一個挑戰是太厚的鐵電 (FE) 層會導致負差分電阻 (NDR)，這可能會降低 NC-FET 器件的性能。這是由于更大厚度的 FE 材料允許更高的界面電場強度和更大的界面/體積陷阱。這些 NDR 效應也會導致器件的滯后，并且必須在 NC-FET 的未來發展中加以解決。幸運的是，真正的 NC-FET 還表現出漏極感應勢壘上升 (DIBR)，這實際上會導致關斷電流減小，這有利于 NC-FET 的低電源電壓操作。

剩下的就是開發用于制造 NC-FET 的 CMOS 兼容工藝、穩定和可逆的 NC-FET 技術，以及可以擴展到 2.5 nm 至 5 nm 工藝節點的 NC-FET。

Jean-Jaques (JJ) DeLisle是羅切斯特理工學院的電氣工程專業畢業生 (MS)，在模擬和射頻研發以及設計工程出版物的技術寫作/編輯方面擁有豐富的背景。他為 Planet Analog 撰寫有關模擬和射頻的文章。