在线观看www成人影院-在线观看www日本免费网站-在线观看www视频-在线观看操-欧美18在线-欧美1级

0
  • 聊天消息
  • 系統消息
  • 評論與回復
登錄后你可以
  • 下載海量資料
  • 學習在線課程
  • 觀看技術視頻
  • 寫文章/發帖/加入社區
會員中心
創作中心

完善資料讓更多小伙伴認識你,還能領取20積分哦,立即完善>

3天內不再提示

SystemVerilog中$cast的應用

芯片驗證工程師 ? 來源:芯片驗證工程師 ? 作者:芯片驗證工程師 ? 2022-10-17 14:35 ? 次閱讀

SystemVerilog casting意味著將一種數據類型轉換為另一種數據類型。在將一個變量賦值給另一個變量時,SystemVerilog要求這兩個變量具有相同的數據類型。

SystemVerilog可以使用(')符號進行強制(靜態)類型轉換。另外,在SystemVerilog中還存在動態cast的概念。

SystemVerilog提供了$cast系統任務/函數,能夠在兩個不同的數據類型變量之間賦值,因為如果直接賦值的話會報編譯錯誤。

在SystemVerilog中最常用的動態cast應用場景就是類的繼承特性中對類句柄的賦值。基類句柄可以用來獲取派生類的對象,反之則不行。

在實際仿真執行的過程中,動態cast會執行相應的檢查,是否能夠真正地進行賦值。

需要特別注意的是,cast既可以作為fucntion調用,也可以作為task調用。區別就是cast作為函數調用時,如果沒有成功會返回0,然后可以決定是否采取相應的操作,而$cast作為任務調用失敗后,會直接停止仿真。

下面SystemVerilog $cast系統函數/任務的源碼聲明

function int $cast (target_var, source_exp);

task $cast (target_var, source_exp);

下面的例子展示了SystemVerilog中$cast的應用:

module tb;
 typedef enum { soccer=2, cricket=4, football=10 } sports;
 sports mS;
 int i;
 initial begin
 i = 10;
 
 mS = i; //Synopsys-VCS - WARNING - incompatible types
 //Mentor Questa/Aldec-Riviera - run time ERROR
 $cast(mS, i); //$cast as a task - match types
 $display ("Sports=%s", mS.name( ));
 i = mS; //No Warning or Error
 $display("i=%0d",i);
 i=50;
 //$cast (mS, i); //ERROR - 50 is not a valid value for enum
 if ($cast (mS, i)) //$cast as a function
 $display ("Cast passed");
 else
 $display ("Cast failed");
 end
 endmodule

仿真log:

Sports=football
i=10
Cast failed
 V C S S i m u l a t i o n R e p o r t

在“tb” module中,我們定義了“int i”,并定義了一個enum“sports”并聲明了一個sports類型的變量“mS”。

將一個int賦值給enum類型(sports)的變量

mS = i;

由于" i "不是enum類型,存在類型不兼容,所以會得到Synopsys - VCS的warnning(不是ERROR哦):

Warning-[ENUMASSIGN] Illegal assignment to enum variable
testbench.sv, 11
tb, "mS = i;"
Only expressions of the enum type can be assigned to an enum variable.
The type int is incompatible with the enum 'sports'

對于相同的代碼,Mentor’s Questa可能會報ERROR:

** Error (suppressible): testbench.sv(9): (vlog-8386) An enum variable 'mS' of type 
'sports' may only be assigned the same enum typed variable or one of its values. 
Variable i requires an explicit cast.

大家可能有點奇怪,這個不兼容類型的賦值到底是warning還是Error,結論就是這個這個enum 值有實際的分配,其實對代碼功能沒有影響,當作warning也是沒有問題的。

為了糾正這種類型不兼容的賦值錯誤/警告,我們使用$cast將“i”強制轉換為enum“mS”:

$cast(mS, i);

在這個上下文下,$cast就是作為task調用的。這種動態cast將使int類型" i "和枚舉類型" mS "兼容,仿真會PASS。因為i = 10, mS得到的值是10,也就是enum中的“football”。所以,仿真log顯示

“sports = football。”

注意下面的枚舉賦值給int類型完全是可以的,反之則不行:

i = mS;

在動態cast中分配不正確的枚舉值(50)。

i=50;
$cast(mS, i);

因為50不包含在枚舉“sports”的范圍內,所以會得到一個ERROR:

Error-[STASKE_DCF] Dynamic cast failed
testbench.sv, 22
Dynamic cast using '$cast' failed. The source expression is not yielding a
valid value for the destination variable.

最后,我們使用$cast作為函數調用,它將返回“0”(因為cast失敗),將得到fail打印(“Cast failed”)。

審核編輯:湯梓紅。

聲明:本文內容及配圖由入駐作者撰寫或者入駐合作網站授權轉載。文章觀點僅代表作者本人,不代表電子發燒友網立場。文章及其配圖僅供工程師學習之用,如有內容侵權或者其他違規問題,請聯系本站處理。 舉報投訴
  • Verilog
    +關注

    關注

    28

    文章

    1351

    瀏覽量

    110101
  • System
    +關注

    關注

    0

    文章

    165

    瀏覽量

    36947
  • CAST
    +關注

    關注

    0

    文章

    8

    瀏覽量

    9380
  • 數據類型
    +關注

    關注

    0

    文章

    236

    瀏覽量

    13624

原文標題:?SystemVerilog中的動態 Cast

文章出處:【微信號:芯片驗證工程師,微信公眾號:芯片驗證工程師】歡迎添加關注!文章轉載請注明出處。

收藏 人收藏

    評論

    相關推薦

    SystemVerilog的Virtual Methods

    SystemVerilog多態能夠工作的前提是父類的方法被聲明為virtual的。
    發表于 11-28 11:12 ?709次閱讀

    SystemVerilog的“const”類屬性

    SystemVerilog可以將類屬性聲明為常量,即“只讀”。目的就是希望,別人可以讀但是不能修改它的值。
    發表于 11-29 10:25 ?2141次閱讀

    SystemVerilog的聯合(union)介紹

    SystemVerilog ,聯合只是信號,可通過不同名稱和縱橫比來加以引用。
    的頭像 發表于 10-08 15:45 ?1400次閱讀
    <b class='flag-5'>SystemVerilog</b><b class='flag-5'>中</b>的聯合(union)介紹

    CAST工藝自控系統的開發

    介紹了一套自主開發的CAST 工藝自控系統。在4 個月的連續運行,成功地實現了對一個處理城市污水的CAST 反應器的自動控制。該系統通過計算機的控制軟件實現對
    發表于 07-16 09:59 ?16次下載

    SystemVerilog的斷言手冊

    SystemVerilog Assertion Handbook1 ROLE OF SYSTEMVERILOG ASSERTIONSIN A VERIFICATION METHODOLOGY
    發表于 07-22 14:12 ?20次下載

    SystemVerilog的操作方法

    SystemVerilog提供了幾個內置方法來支持數組搜索、排序等功能。
    的頭像 發表于 10-31 10:10 ?2837次閱讀

    SystemVerilog可以嵌套的數據結構

    SystemVerilog除了數組、隊列和關聯數組等數據結構,這些數據結構還可以嵌套。
    的頭像 發表于 11-03 09:59 ?1606次閱讀

    SystemVerilog的package

    SystemVerilog packages提供了對于許多不同數據類型的封裝,包括變量、task、function、assertion等等,以至于可以在多個module中共享。
    的頭像 發表于 11-07 09:44 ?1263次閱讀

    SystemVerilog的struct

    SystemVerilog“struct”表示相同或不同數據類型的集合。
    的頭像 發表于 11-07 10:18 ?2460次閱讀

    SystemVerilog的Shallow Copy

    SystemVerilog的句柄賦值和對象復制的概念是有區別的。
    的頭像 發表于 11-21 10:32 ?920次閱讀

    SystemVerilog的Semaphores

    SystemVerilogSemaphore(旗語)是一個多個進程之間同步的機制之一,這里需要同步的原因是這多個進程共享某些資源。
    的頭像 發表于 12-12 09:50 ?3378次閱讀

    KUKA機器人CAST_TO-CAST_FROM簡析

    CAST_TO使得使用單個CWRITE語句處理多達4 KB的數據成為可能。CAST_TO將單個變量分組為一個緩沖區。
    發表于 05-09 15:40 ?760次閱讀

    KUKA機器人CAST_TO-CAST_FROM數據傳輸

    CAST_TO使得使用單個CWRITE語句處理多達4 KB的數據成為可能。CAST_TO將單個變量分組為一個緩沖區。然后,CWRITE將此緩沖區寫入通道。
    發表于 05-22 09:23 ?2085次閱讀
    KUKA機器人<b class='flag-5'>CAST_TO-CAST</b>_FROM數據傳輸

    帶你了解SystemVerilog的關聯數組

    SystemVerilog,我們知道可以使用動態數組實現數組元素個數的動態分配,即隨用隨分
    的頭像 發表于 06-09 09:46 ?7467次閱讀
    帶你了解<b class='flag-5'>SystemVerilog</b><b class='flag-5'>中</b>的關聯數組

    Systemverilog的Driving Strength講解

    systemverilog,net用于對電路連線進行建模,driving strength(驅動強度)可以讓net變量值的建模更加精確。
    的頭像 發表于 06-14 15:50 ?1578次閱讀
    <b class='flag-5'>Systemverilog</b><b class='flag-5'>中</b>的Driving Strength講解
    主站蜘蛛池模板: 一级毛片黄色片| 色婷五月| 狠狠干狠狠插| 人人艹人人艹| 国产美女视频爽爽爽| 日本xxx69hd| 亚洲 欧美 另类 吹潮| 色婷婷六月丁香七月婷婷| 国产papa| 天天视频免费观看高清影视| 日本xxxxxxxxx69| 四虎在线免费视频| 六月丁香色婷婷| 丁香六月在线| 18岁禁黄色| 久久精品国产福利国产琪琪| 高颜值美女啪啪| 激情五月婷婷丁香| 午夜精品在线观看| 操欧美女人| 国产精品第9页| 激情婷婷六月| cao榴| 九九re热| 日韩欧美一区二区三区视频| 国产成人亚洲精品77| aa视频在线| 色综合久久一区二区三区| 午夜福利123| 国产精品第9页| 高清配种视频xxxxx| japanese69xxx日本| 亚洲video| 夜夜摸视频网| 久久精品免费在线观看| 久久成人亚洲| 好紧好爽太大了h视频| 欧美三级在线观看视频| 簧片免费视频| 色色色色色色色色色色色色色色| 天天槽天天槽天天槽|