文章摘要

信息社會的迅猛發展極大推動了對高性能計算的需求。而先進互補金屬氧化物半導體（CMOS）制造工藝是制造高性能計算芯片的保障，因此成為世界頂尖設計公司和芯片制造企業競爭的技術高地。文章概述了鰭式場效應晶體管（FinFET）之后技術演進到環柵場效應晶體管（GAAFET）的必然性，以及在工藝模塊、系統集成和工藝無損表征上帶來的挑戰。在先進CMOS制造工藝技術的創新上，需要有從器件開發到系統設計的思維轉變；設計工藝協同優化（DTCO）將會發揮越來越重要的作用。面向未來國產先進的CMOS制造工藝的發展，在技術開發和人才培養方面提出了發展建議和舉措。

文章速覽

移動智能終端之外，未來隨著智能工廠、自動駕駛，以及視頻服務的快速發展，全球數據量急劇增長，大大推動了對高性能計算芯片的需求。而先進互補金屬氧化物半導體（Complementary Metal-Oxide-Semiconductor, CMOS）制造工藝可以提高單位面積下的計算性能和降低所需的功耗，因此除了芯片制造企業中國臺灣積體電路制造股份有限公司（簡稱臺積電）、韓國三星和美國英特爾，頂尖的芯片設計公司如英偉達、蘋果和高通等也都爭先獲得最先進的CMOS工藝制程技術，從而保持行業領導者的地位。在過去幾年中，沒有掌握最先進CMOS制造工藝，嚴重影響了中國大陸在智能手機和自動駕駛等高端領域的芯片發展。目前，主流的鰭式場效應晶體管（Fin Field-Effect Transistor, FinFET）技術已經進入3 nm節點，臺積電即將在2022年底前實現量產；而三星則實現了從FinFET到環柵器件技術的跨越，在2022年6月底實現了3 nm多橋通道場效應晶體管（Multi-Bridge Channel Field-Effect Transistor, MBCFET）的量產。

在過去20年中，CMOS工藝經歷了3次重要的技術革新：①2003年的應變硅技術；②2007年的高κ金屬柵技術；③2011年的FinFET技術。尤其是FinFET技術的引入，使得晶體管在提供大的驅動電流的同時大大降低了關態漏電流，極大地促進了過去10多年移動時代的發展，催生了改變人們生活方式的智能手機和智能穿戴設備。進入下一個新技術周期，高速通信和大數據是社會發展的基礎平臺，而這又以先進CMOS制造技術為基礎的高性能計算為核心。從技術發展來看，進入3 nm以下CMOS技術節點后，納米片環柵場效應晶體管（Nanosheet Gate-All-Around Field-Effect Transistor, NS-GAAFET）將替代FinFET成為全新一代的CMOS技術架構。本文從FinFET技術的局限性出發，分析環柵場效應晶體管（Gate-All-Around Field-Effect Transistor, GAAFET）技術發展的必然性；然后系統概述GAAFET帶來的關鍵工藝技術挑戰；討論面臨這些挑戰時，如何抓住發展機遇，夯實國產先進工藝自主發展的道路。

1

從FinFET到GAAFET

進入3 nm以下技術節點后，器件的柵長只有12~15 nm，FinFET沒有足夠的柵控能力來有效關斷鰭下寄生（Sub-fin）溝道，從而導致器件的亞閾值擺幅（Subthreshold Swing, SS）超過75 mV/dec。另外，鰭（Fin）的高寬比（Aspect-ratio）也持續增大，超過10∶1后將導致Fin發生彎曲甚至坍塌。更為重要的是，隨著邏輯標準單元尺寸的縮小，單個晶體管包含Fin的數量從最初的3根減少到1根，勢必導致單個晶體管驅動能力的下降，如圖1所示，這就要求增加Fin的高度，但是會使得Fin的機械穩定性變得更差。納米片環柵場效應晶體管通過在單位面積上堆疊多層納米片溝道，可以有效提高單個晶體管的驅動能力；同時因為采用了環柵結構大大增強了器件的柵控能力。因此，堆疊納米片GAAFET技術是FinFET演變的必然結果。在GAAFET技術中，溝道控制能力取決于納米片溝道的厚度而不是寬度，所以GAAFET的納米片寬度可以連續調節（FinFET技術中Fin寬度是固定的），這給電路設計帶來了很大的靈活性。另外，GAAFET技術中的單Fin結構使得對外延源漏可以進行較為靈活的設計，有利于環繞接觸（Wrap-around-contact）工藝的開發，從而減小器件寄生電阻/電容，提高GAAFET的器件性能。

圖1邏輯標準單元的尺寸由多Fin演變為單Fin的示意圖

2

環柵場效應晶體管關鍵工藝面臨的挑戰

雖然環柵場效應晶體管的制造技術仍以FinFET工藝為主體，但由于器件溝道和柵結構的變化，給與之對應的器件制備與工藝集成帶來了諸多全新的技術挑戰。

2.1溝道形成工藝

環柵器件溝道形成是在Si襯底上外延生長SiGe/Si的超晶格結構，然后進行選擇性刻蝕形成堆疊Si納米片溝道。該工藝的關鍵是：①外延高質量的SiGe/Si超晶格結構，并在淺槽隔離（Shallow Trench Isolation, STI）工藝后保持SiGe/Si的界面處不發生Ge擴散；②SiGe對Si的高選擇比刻蝕，在刻蝕SiGe的同時保持Si納米片溝道的完整性，工藝示意圖如圖2（a）所示。另外，在選擇性刻蝕SiGe層時，Si納米片溝道中的應力會造成納米片之間的粘連甚至坍塌，如何在保持高刻蝕選擇比的同時保證Si納米片溝道的完整性成為環柵器件溝道形成工藝的關鍵挑戰。復旦大學基于國產刻蝕裝備和自主開發的工藝，可以較好地實現不同納米片寬度的3層堆疊Si溝道結構，如圖2（b）所示。

圖2基于SiGe/Si超晶格結構的堆疊Si納米片溝道的工藝制備

2.2內側墻工藝

由于納米片環柵器件的溝道特殊性，需要在源漏外延之前形成內側墻（Inner-spacer），降低源漏與柵極之間的耦合電容，從而改善器件的開關頻率，如圖3所示。2009年法國原子能委員會電子與信息技術實驗室（CEA-Leti）首次提出并開發了內側墻工藝集成技術，將寄生電容減少了30%~40%，并且不影響器件電流開關比。內側墻的腔體（Cavity）刻蝕既要和溝道形成工藝一樣具有很高的刻蝕選擇比，更在于腔體橫向深度的精確控制，以保證堆疊溝道之間的一致性。通過原子層沉積（Atomic Layer Deposition, ALD）工藝在腔體中填充較低介電常數的介質材料，之后進行回刻（Etch Back），從而形成均勻的內側墻。雖然內側墻技術很好地改善了寄生電容，但給后續的源漏選擇性外延帶來了很大的挑戰。

圖3環柵器件內側墻結構和關鍵工藝示意圖

2.3底部寄生晶體管

環柵場效應晶體管的底部天然存在一個寄生的鰭式溝道，使得實際器件為上部分環柵器件和下部分寄生晶體管的并聯，這一寄生溝道對整體器件性能有不可忽視的影響，如圖4（a）所示。在寄生鰭高度較低的情況下，由于較差的溝道控制能力，使得器件的亞閾值擺幅增大和開關電流比下降；如果增加寄生鰭式溝道的高度，雖然會改善寄生溝道控制能力，但會使寄生溝道面積在整個器件溝道總面積中占比加大，失去環柵晶體管短溝道效應抑制的主導優勢。為了解決這個問題，國際商業機器公司（IBM）在2019年開發了一種創新的源漏隔離技術：預先填埋底部介質隔離（Bottom Dielectric Isolation, BDI），如圖4（b）所示。BDI可以阻斷寄生溝道的電流流出，從而破壞寄生晶體管的形成。這項技術需要在源漏外延前進行介質填埋，這給后續的源漏選擇性Si和SiGe外延工藝帶來了新的問題。

圖4GAAFET底部寄生溝道的來由以及抑制方案

為了避免抑制寄生溝道對源漏外延造成影響，另一個思路就是精確控制源漏的刻蝕深度。研究表明，源漏深度的減小可以很好地抑制寄生溝道的電流輸出，筆者團隊的仿真研究也驗證了源漏深度（Hsd）的精確控制可以有效地改善器件的亞閾值擺幅（SS）和電流開關比（Ion/Ioff），如圖5所示。這對源漏刻蝕深度及其均勻性的控制提出了非常高的要求。

圖5GAAFET源漏深度對器件性能的影響

2.4源漏寄生電阻/電容優化

為滿足3 nm及以下節點器件驅動電流的需求，堆疊環柵器件的Fin寬和Fin高都比FinFET要大，對應的外延源漏的體量也隨之增加，這使得：①源漏（S/D）的寄生電容顯著增加；②由于接觸工藝關鍵尺寸（Contact CD）的限制，源漏金屬接觸只能覆蓋源漏頂端一部分，大的寄生電阻大大降低了底部納米片溝道的導通效率，如圖6（a）所示。解決這個問題的方向是減小源漏的體積，同時形成包裹式金屬接觸（Wrap Around Contact, WAC），進而實現源漏寄生電阻/電容的優化。

圖6源漏結構對歐姆接觸及溝道電流分布的影響

為了制備這樣的源漏結構，一種直接的工藝選擇是限制型源漏外延。但由于限制帶來的外延體量的減小可能會影響對溝道所能形成的應力，這對于增強P型絕緣柵場效應晶體管（P-type Metal-Oxide-Semiconductor Field-Effect Transistor, PMOSFET）的驅動能力尤為重要。復旦大學的研究團隊創新性地提出了另外一種實現方法：源漏修飾工藝（S/D Trimming Process），如圖7所示。在源漏外延工藝后，進行介質填充并回刻以露出鉆石型源漏的頂部；然后進行選擇性的TiN沉積，形成自對準的硬掩膜；之后順序進行介質刻蝕和源漏的修飾。這種工藝在減小源漏物理尺寸后可以形成包裹式金屬接觸，同時很好地保持了溝道應力，而且該工藝在納米片溝道堆疊層數增加的情況下改進優勢會更顯著。

圖7源漏結構修飾及其對寄生電容的影響

2.5N/P電流匹配的挑戰

環柵器件的溝道導電面由FinFET中的110變成了100，如圖8所示，這意味著電子傳輸性能的增強和空穴傳輸性能的退化，造成N型絕緣柵場效應晶體管（N-type Metal-Oxide-Semiconductor Field-Effect Transistor, NMOSFET）和PMOSFET的驅動電流不匹配，從而增加了芯片面積并降低了系統性能。幸運的是，空穴在100導電面上的應力敏感度有很大的提升。因此，為實現環柵器件的N/P電流匹配，對PMOSFET的溝道應力增強設計尤為關鍵。

圖8FinFET與GAAFET的溝道導電面對比

然而，如2.2節中所闡述的，內側墻的引入打斷了外延表面的連續性，這使得常規外延工藝生長的源漏SiGe中有過高的層錯缺陷密度（圖9（a）），從而造成溝道應力的丟失；圖9（b）給出了相關的機理闡述。因此，需要探索新的外延工藝來控制層錯缺陷密度，甚至需要在工藝整合上進行創新來實現應力的增強，最終實現N/P電流匹配。

圖9內側墻造成源漏外延缺陷及其形成機理

3

環柵場效應晶體管關鍵工藝面臨的發展機遇

雖然三星在2022年6月已經量產了3 nm環柵器件工藝，比現在的5 nm FinFET技術性能提升30%、功耗減少50%。但臺積電將在3 nm繼續使用更先進的FinFET技術，宣稱到2025年才會量產2 nm環柵器件工藝，英特爾也大致會在這個時間點發布20 A節點的環柵器件技術（英特爾稱之為RibbonFET）。這在某種程度上意味著環柵器件還有諸多的工藝問題沒有得到很好的解決，或者說現有技術條件下引入環柵器件所能帶來的性能優勢不夠。因此，上述分析的環柵器件的工藝挑戰也帶來了一個很好的發展機遇。

3.1工藝裝備

在先進CMOS制造中，極紫外（Extreme Ultra-Violet, EUV）光刻機固然起著舉足輕重的作用，但在環柵器件工藝中還有一些同樣不可或缺的關鍵工藝裝備，需要盡早布局進行研發，才有可能在將來的環柵工藝中占有一席之地。

3.1.1 SiGe外延

環柵器件溝道的基礎是SiGe/Si超晶格結構。為保證最終堆疊納米片溝道的均勻性，SiGe/Si界面的Ge擴散要均勻控制在5 A以內，這對SiGe外延的均勻性和溫度一致性控制都提出了極高的要求。另外內側墻的引入，PMOSFET中的源漏外延SiGe中不可避免地存在高密度的層錯缺陷，抑制這些缺陷的形成需要創新的工藝技術，譬如自下而上（Bottom-up）外延工藝及其裝備的開發，或是高質量非選擇性硅襯墊（Si-liner）的外延技術探索。

3.1.2 溝道選擇性刻蝕

環柵器件溝道的形成關鍵取決于高選擇比的SiGe/Si刻蝕。但在實現高選擇比刻蝕工藝的同時，還要保證溝道不被刻蝕損傷以及溝道不發生粘連甚至坍塌。傳統的電感耦合等離子體（Inductively Coupled Plasma, ICP）和電容耦合等離子體（Capacitively Coupled Plasma, CCP）刻蝕機不能滿足這個需求，應用遠程等離子體源（Remote Plasma Source, RPS）或是氣相刻蝕技術才能解決這個問題。溝道形成后的表面處理工藝是整個CMOS器件的核心，過程中如何保持此時懸空溝道的完整性以及如何集成表面處理裝置，必須進行系統的考慮和設計。

3.1.3 多閾值調節的ALD工藝

受限于環柵器件溝道與溝道之間的有限空間，不同于FinFET技術中主要通過金屬柵厚度和不同柵材料的組合來實現多閾值調節，還需要開發新型的金屬柵工藝如偶極子（Dipole）調節技術等?？梢钥闯?，先進CMOS制造流程中工藝與工藝之間的關聯越來越強，這就要求設備廠商在單步工藝之外形成工藝整合的能力，才能在開發過程中有效地進行閉環驗證，針對問題快速反應，開發出有競爭力的工藝裝備及配套工藝。

3.2工藝在線檢測技術

隨著先進制造工藝的復雜程度和精細程度越來越高，為了保證生產良率，對關鍵工藝步驟進行在線檢測變得越來越重要。環柵器件的溝道應力和完整性決定了最終器件的性能，同時也可以反映出制造流程下的工藝健康程度。因此，在線無損檢測溝道應力演變成為一個很好的選擇。最近，IBM聯合新星測量儀器（Nova Measuring Instruments）公司開發了拉曼（Raman）表征技術，成功實現了全流程的溝道應力演變的在線檢測，如圖10所示。圖10（a）展示了不同Fin寬下Si溝道應力在環柵工藝過程中的演變，而圖10（b）展示了在溝道釋放后Si溝道應力對于不同Fin寬和Ge組分的變化。

圖10利用在線Raman表征技術表征Si溝道應力在環柵工藝過程中的演變（a）及其對不同Fin寬和Ge組分的變化（b）

與此同時，復旦大學團隊也基于Raman表征技術自主開發了環柵器件的在線工藝檢測技術，與工藝仿真結果有很好的吻合。該團隊還發現在線Raman表征技術可以用于檢測堆疊溝道是否發生了坍塌。除此之外，源漏外延的缺陷檢測也是環柵工藝中的挑戰。

3.3設計工藝協同優化

隨著先進技術節點工藝復雜度的持續演進，工藝之間的關聯耦合變得越來越明顯，開發工藝的思路要從單一步驟轉變到系統考慮。以環柵器件中的源漏外延工藝為例，因為內側墻的存在使得外延SiGe很難做到較低的層錯缺陷，進而導致無法滿足PMOSFET對溝道應力的要求。但是從工藝整合的角度出發，一種后柵單擴散隔斷（Post-gate Single Diffusion Break）的工藝流程即使在源漏外延SiGe中存在一定的缺陷，溝道中的應力卻可以得到很好地增強，從而提升PMOSFET的器件性能。在單元電路的開發上，更是不能局限于單個器件性能的提升，而要著眼于整個系統性能的全局優化。在環柵器件的靜態隨機存取存儲器（SRAM）設計中，在單個器件之外，要充分利用環柵器件Fin寬可調的獨特性進行上拉（Pull-up）、下拉（Pull-down）和選擇（Select）晶體管的匹配優化；另外選擇晶體管上的后段工藝（Back End of Line, BEOL）電阻對SRAM的噪聲容限和讀寫速度都有很顯著的影響。面向環柵器件中未來很有潛力的背面供電（Buried Power Rail）、互補場效應晶體管（Complementary Field-Effect Transistor, CFET）技術，以及3D封裝，要進行設計工藝協同優化（Design Technology Co-Optimization, DTCO），優化系統PPA（Performance，性能；Power，功耗；Area，面積），在更先進的制造工藝中提出重要的架構創新。DTCO的核心目的就在于定義真正有價值的調整，超越單純的幾何微縮，進而達成提升性能、降低功耗和面積的目標。根據臺積電提供的數據，在3 nm節點及以下工藝，DTCO可以帶來超過100%的集成密度提升，如圖11所示。

圖11臺積電在先進CMOS工藝中使用DTCO對提升邏輯器件集成密度的影響

（來源：http://www.semiinsights.com/s/electronic_comonents/23/40279.shtml）

4

發展建議

先進CMOS制造工藝即將進入全新一代的環柵器件時代，在溝道形成、內側墻、寄生溝道、源漏寄生電阻/電容，以及N/P電流匹配等關鍵技術領域面臨著巨大挑戰，同時也給核心工藝裝備、在線工藝檢測技術，以及DTCO平臺的自主發展帶來了機遇。

（1）裝備廠商在單一工藝開發之外一定要加快建設形成工藝整合能力（包括工藝整合技術團隊以及配套實驗線），這樣可以大大加快內部工藝迭代的進度，更重要的是可以面對越來越復雜的工藝流程提供系統解決方案，在先進工藝模塊上給芯片制造企業提供更大的技術支持。

（2）芯片制造企業面向工藝裝備廠商要更加開放，和裝備企業分享芯片制造中的具體工藝困難，共同改進工藝裝備并提升工藝水平。同時加強與電子設計自動化（Electronic Design Automation, EDA）公司、設計公司的合作，加快完善DTCO平臺的建設；同時要特別重視在線工藝檢測的技術和裝備開發，工藝數據的積累和分析，提升先進工藝的制造水平和良率。

（3）裝備廠商和芯片制造企業要加強與高校實驗室的實質合作，夯實基礎研究，開發和探索新技術，在合作中培養人才，實現技術和人才的積累。

5

結束語

先進CMOS工藝技術是高性能計算芯片的保障，也是集成電路產業保持領先的關鍵點。我們要沉下心來，積累技術和經驗，鼓勵和促進產業鏈上的技術合作。最重要的是要培養一大批踏實能干的年輕一代高端人才，努力發展并建立自主可控的核心技術和產業鏈，實現中國集成電路產業的高質量發展。

審核編輯 ：李倩