5.2 代碼編寫中容易出現的問題

• 在for-loop中包括不變的表達式 浪費運算時間

for(i=0;i<4;i=i+1)
begin
Sig1=Sig2;
DataOut[i]=DataIn[i];
end

for-loop中第一條語句始終不變,浪費運算時間.

• 資源共享問題 條件算子中不存在 資源共享 ,如

z=(cond)?(a+b):(c+d);

必須使用兩個加法器; 而等效的條件if-then-else語句則可以資源共享 如

if(Cond)
z=a+b;
else
z=c+d;

只要加法器的輸入端復用,就可以實現加法器的共享,使用一個加法器實現。

• 由于組合邏輯的位置不同而引起過多的觸發器綜合 如下面兩個例子

moduleCOUNT(AndBits,Clk,Rst);
OutputAndbits;
InputClk,
Rst;
RegAndBits;
//internalreg

Reg[2:0]Count;
always@(posedgeClk)begin
begin
if(Rst)
Count<=#u_dly0;
else
Count<=?#u_dly?Count?+?1;
End//endif
AndBits<=?#u_dly?&?Count;
?End?//endalways
endmodule

在進程里的變量都綜合成觸發器了,有4個;

moduleCOUNT(AndBits,Clk,Rst);
OutputAndBits;
InputClk,
Rst;
RegAndBits;
//internalreg
Reg[2:0]Count;
always@(posedgeClk)begin//synchronous
if(Rst)
Count<=?#u_dly?0;
else
Count<=?#u_dly?Count?+?1;
End//endalways
always@(Count)begin//asynchronous
AndBits=&Count;
End//endalways
Endmodule//endCOUNT

組合邏輯單開,只有3個觸發器.

• 謹慎使用異步邏輯

moduleCOUNT(Z,Enable,Clk,Rst);
Output[2:0]Z;
InputRst,
Enable,
Clk;

reg[2:0]Z;
always@(posedgeClk)begin
if(Rst)begin
Z<=#u_dly1'b0;
end
elseif(Enable==1'b1)begin
If(Z==3'd7)begin
Z<=#u_dly1'b0;
End
elsebegin
Z<=?#u_dly?Z?+?1'b1;
end
End
Else;
End//endalways
Endmodule//endCOUNT

是同步邏輯,而下例則使用了組合邏輯作時鐘,以及異步復位.實際的運用中要加以避免.

moduleCOUNT(Z,Enable,Clk,Rst);
Output[2:0]Z;
InputRst,
Enable,
Clk;
Reg[2:0]Z;
//internalwire
wireGATED_Clk=Clk&Enable;
always@(posedgeGATED_ClkorposedgeRst)begin
if(Rst)begin
Z<=#u_dly1'b0;
end
elsebegin
if(Z==3'd7)begin
Z<=#u_dly1'b0;
end
elsebegin
Z<=?#u_dly?Z?+?1'b1;
end
End//endif
End//endalways
Endmodule//endmodule

• 對組合邏輯的描述有多種方式 其綜合結果是等效的

c=a&b;
等效于
c[3:0]=a[3:0]&b[3:0];
等效于
c[3]=a[3]&b[3];
c[2]=a[2]&b[2];
c[1]=a[1]&b[1];
c[0]=a[0]&b[0];
等效于
for(i=0;i<=3;i=i+1)
c[i]=a[i]&b[i];

• 考慮綜合的執行時間

• 避免點到點的例外

• 避免偽路徑(False path)

• 避免使用Latch

• 當你必須使用Latch時 ，為了提高可測性， 需要加入測試邏輯。

always@(Cond)
begin
if(Cond)
DataOut<=DataInend

• 避免使用門控時鐘

使用門控時鐘(Gated clock)不利于移植 ，可能引起毛刺， 帶來時序問題 ，同時對掃描鏈的形成帶來問題。門控鐘在低功耗設計中要用到 ，但通常不要在模塊級代碼中使用 。可以借助于Power compiler來生成 ，或者在頂層產生。

• 避免使用內部產生的時鐘

在設計中最好使用同步設計。如果要使用內部時鐘 ，可以考慮使用多個時鐘。因為使用內部時鐘的電路要加到掃描鏈中比較麻煩，降低了可測性， 也不利于使用約束條件來綜合。

• 避免使用內部復位信號。

模塊中所有的寄存器最好同時復位。如果要使用內部復位， 最好將其相關邏輯放在單獨的模塊中， 這樣可以提高可閱讀性。

• 如果確實要使用內部時鐘， 門控時鐘 ，或內部的復位信號 ，將它們放在頂層。

將這些信號的產生放在頂層的一個獨立模塊， 這樣所有的子模塊分別使用單一的時鐘和復位信號。一般情況下內部門控時鐘可以用同步置數替代。

6 附錄

6.1 Module 編寫示例

/**
Filename﹕
Author﹕
Description﹕
Calledby﹕
RevisionHistory﹕mm/dd/yy
Revision1.0
Email﹕M@sz.huawei.com.cn
Company﹕HuaweiTechnology.Inc
Copyright(c)1999,HuaweiTechnologyInc,Allrightreserved
**/
Modulemodule_name(
Output_ports,//comment;portdescription
Input_ports,//comment;portdescription
Io_ports,//comment;portdescripttion
Clk_port,//comment;portdescription
Rst_port//comment;portdescription
);

//portdeclarations
Output[31:;0]Dataout;
Input[31:0]Datain;
InoutBi_dir_signal;
Inputinput1,
Input2;

//interrnalwire/regdeclarations
Wire[31:0]internal_data;
Regoutput_enable;

//moduleinstantiations,Self-buildmodule
Module_name1Uinstance_name1(...);
Module_name2Uinstance_name2(...);

//TSC4000cell
DTC12V1(.Clk(Clk),.CLRZ(Clr),.D(Data),.Q(Qout));

//continuousassignment
AssignData_out=out_enable?Internal_data:32’hz;

//alwaysblock
Always@(input2)
Begin
...
End
//functionandtaskdefinitions
Functiom[function_type]function_name;
Declarations_of_inputs;
[declarations_of_local_variables];
Begin
Behavirol_statement;
Function_name=function_express;
End
Endfunction//endfunction_name
Endmodule//endmodule_name

6.2 testbench編寫示例

下面是一個格雷碼的測試模塊,
moduleTB_GRAY;
regClock;
regReset;
wire[7:0]Qout;
integerfout;//輸出文件指針
parameterCYC=20;

GRAYDUT(.Clock(Clock),.Reset(Reset),.Qout(Qout));

initial
begin
Clock=1'b0;
Reset=1'b1;
#(5*CYC)Reset=1'b0;
#(5*CYC)Reset=1'b1;
#(5000*CYC)
$fclose(fout);
$finish;
end

initial
begin
$shm_open("GRAY.shm");
$shm_probe("AS");
fout=$fopen("gray.dat");
end

always#CYCClock=~Clock;


//輸出數據到文件gray.dat
always@(posedgeClock)
begin
$fwrite(fout,"%d%b
",Qout,Qout);
end

endmodule

1. 在testbench中避免使用絕對的時間,如#20,#15或#(CYC+15)等,應該在文件前面使用parameter定義一些常量,使得時間的定義象#(CYC+OFF0)的形式,便于修改。

2. 觀測結果可以輸出到波形文件GRAY.shm ，或數據文件gray.dat 。生成波形文件可以用simwave觀測結果 ，比較直觀。而生成數據文件則既可以快速定位 ，也可以通過編寫的小程序工具對它進行進一步的處理。

3. 對大的設計的頂層仿真 ，一般不要對所有信號跟蹤， 波形文件會很大， 仿真時間延長，可以有選擇的觀測一些信號。

審核編輯：郭婷