O-RAN的創建是為了改變無線社區的催化劑，以 啟用無線設備的新渠道，并使創新得以實現 3GPP對5G的承諾。1為了成功和具有成本效益， 無線設備的開源和優化的 5G 技術設備 必須可用。本文將回顧其中一種設計解決方案 并構建高能效解決方案。

5G 挑戰是什么？

無線電和網絡工程師正在使用幾種技術來 實現這些目標。除了將數據服務移動到網絡邊緣， 大規模MIMO和小型蜂窩技術的利用有助于提高兩者 容量和吞吐量。大規模MIMO技術利用大量無線電 陣列不僅實現了容量，還實現了對中心位置的覆蓋。喜歡它的 宏蜂窩的前身，大規模MIMO無線電將提供相對廣泛的 覆蓋該位置周圍。然而，大規模MIMO無線電被放置在更高的位置 頻率，通常為 2.6 GHz 及以上，不能很好地穿透建筑物。 為了服務室內場所和其他難以到達的室外區域，小型蜂窩 將被利用。考慮到室內和室外位置的數量，范圍從 家庭到企業安裝到商業購物區甚至 競技場上，小基站的利用對于5G的成功至關重要。鑒于浩瀚 網絡中所需的小基站數量和部署多樣性，它們 安裝和操作必須成本低廉;這將是5G的關鍵推動因素。

有哪些可用的技術？

在過去的幾年中，多種技術朝著一個方向發展 這為5G提供了解決方案。首先，從基帶的角度來看，摩爾的 Law不僅繼續降低每個柵極的硅成本，而且能夠實現更多 集成到無線電技術中的復雜功能。現在可以 將許多所需的控制算法直接集成到無線電中，包括 數字預失真 （DPD） 等功能。許多其他可能性作為新存在 一代又一代的無線電變得可用。

二、O-RAN等產業聯盟2正在整個無線行業工作 實現規模經濟，不僅降低成本，而且改善供應 鏈安全，并提供通過這些無線網絡獲利的新方法。 具體來說，“O-RAN聯盟是由運營商創立的，旨在明確定義 要求并幫助建立供應鏈生態系統以實現[其]目標。

為了實現這些目標，O-RAN聯盟的工作將體現” 開放和智能的原則。3因此，他們的活動側重于定義 3GPP 指定的物理接口，以便對其進行標準化和 作為可互操作的白盒解決方案在整個行業中實施。此外 O-RAN還定義了硬件要求，并為以下方面提供了參考設計： O-CU、O-DU 和 O-RU（開放式集中式單元、開放式分布式單元和開放式 無線電單元，分別由 O-RAN 定義）。這些將共同使 前傳和基帶處理器的標準化，以進一步減少解決方案 成本。與其他集成5G設備（如集成無線電）一起，這些可以 用于定義小蜂窩將成為什么以及實現 這些標準。這些機構的工作是關鍵的一步。

第三，無線電技術在過去幾年中迅速發展。高性能 無線電現在有多種格式可供選擇，能夠滿足所需的要求 3GPP 在 38.104 和相關文件中要求的性能標準。1這些無線電高度集成，不僅包括模擬和射頻組件 但關鍵算法，如DPD和波峰因數降低（CFR）。雖然這些 無線電建立在細線CMOS上，RF中發生了其他演變 低成本射頻工藝（SiGe、SOI、GaN、GaAs等）正在生產的前端 高度集成的LNA和高功率、高性能PA，可滿足 挑戰這些標準的要求。

最后，高度集成的高效電源解決方案，包括供電 以太網 （PoE）、標準功率設備、監控和保護 解決方案—可提供緊湊的電力傳輸。這些解決方案 在無線電環境中提供非常高的效率和非常低的噪聲，包括 為功率放大器等關鍵設備提供保護的選項。

這些技術共同實現了低成本、高性能的小型蜂窩。 可以有效地部署在整個運營商網絡中的平臺 低功率和高功率系統。

系統概述

圖 1 顯示了典型的 4T4R（四個發射器和四個接收器）5G 小型蜂窩 方框圖。有許多可能的排列，包括 2T2R 和范圍 功率等級從 24 dBm 或更高。這個數字將成為 討論的其余部分，重點是易于操作的5G技術設備 針對 O-RU 內的頻段和功率電平變化進行縮放。

圖1.小型蜂窩高級框圖。

關鍵無線電元件

在過去十年中，集成收發器已經成熟為高性能平臺。ADI電臺?系列包括廣泛的集成 收發器支持高達 200 MHz 的占用帶寬，集成 DPD 等高級功能。總之，該系列產品不僅滿足 需要5G技術設備，同時也持續支持LTE和多載波 GSM 射頻要求。雖然新一代的這些設備總是在 開發，最新的之一如圖2所示，ADRV9029，一款4T4R 配置。其他產品包括帶和不帶的設備 集成 DPD 和其他配置，包括 2T2R。

圖2.ADRV9029收發器。

每個RadioVerse設備都包含構建完整設備所需的一切 無線電，除了LNA和PA。這包括傳輸和 接收、合成器和時鐘。它還包括狀態機和VGA。 需要運行AGC和增益控制放大器。雖然無線電宇宙產品 都是高達 6 GHz 的寬帶，LNA 和 PA 不是，必須由 頻段或頻率范圍。因此，要完成對講機設計一個合適的 LNA 和 PA 必須與 RadioVerse IC 配對。以下部分將 描述 5G NR 小型接收和發送的信號鏈 單元設計，并深入了解這些設備的選擇。

接收器信號鏈示例

如圖3所示，當ADRV9029與ADRF5545A結合使用時，a 2芯片接收器易于構造。ADRF5515引腳兼容，可以 也可以使用。僅與少數其他無源元件結合，可以形成 信號鏈中所示的非常緊湊的高性能接收器設計 在圖 4 中。這種架構的主要優點是高度集成 可能，這不僅導致成本非常低的實施，而且導致 可實現最低功耗。4

圖3.ADRF5545A雙通道TDD接收器前端。

圖4.接收器信號鏈詳細信息。

RadioVerse系列的架構消除了許多元素 通常與經典的接收器設計相關聯，包括一些RF。 放大、濾波和集成大部分剩余的無線電功能， 包括通道濾波器（模擬和數字）和基帶放大器。這些是 通常是系統中一些最大和最高功率的器件，這導致 與直接射頻采樣等其他架構相比，可顯著節省成本。

如圖4所示，小型蜂窩接收器陣容由一個環行器（用于TDD）組成 應用）， ADRF5545A， 鋸/波（表面聲波/體聲波） 或單體濾波器、巴倫和收發器。附加放大器或 VGA 不是 考慮到ADRV9029的良好噪聲性能和低輸入IP1dB，這是必需的 以及RadioVerse家族的其他成員。使用該信號鏈，可以 從天線支持整個系統的低至 2 dB 的噪聲系數 到位。雖然此設計包括一個集成的射頻前端模塊 （FEM），但許多 設計仍將受益于此處未表示的分立設計。集成的 FEM 以集成為代價，以略微增加天線中的濾波器要求 過濾器，但仍為許多高度集成的解決方案提供引人注目的設計，例如 作為大規模 MIMO 和其他 TDD 部署。通常，分立式前端 用于FDD設計。

假設LNA之前的損耗約為0.5 dB，并且如果帶式濾波器的損耗 為1 dB，給定兩個有源器件的數據手冊規格，標稱噪聲系數為 完整的接收器信號鏈應約為2 dB。假設信噪比和失真比與MCS-4一致，基準靈敏度將 對于 G-FR1-A1-1 5G 載波 （~5 MHz），約為 –104.3 dBm。這應該不止 足以滿足本節中顯示的廣域傳導要求 7.2.2 的 38.104 有余量空間，對于本地來說綽綽有余 面積/小基站設計，在此條件下需要 –93.7 dBm 如下所述 在表 1 中。一些低性能的小型蜂窩應用可能能夠利用 單級LNA，如GRF2093，后跟SAW濾波器。

	廣域（分貝）	中量程 （分貝m）	局部區域（分貝）
5兆赫帶寬/15千赫	–101.7	–96.7	–93.7
20兆赫帶寬/15千赫	–95.3	–90.3	–87.3
50兆赫帶寬/30千赫	–95.6	–90.6	–87.6
100兆赫帶寬/30千赫	–95.6	–90.6	–87.6

此外，38.104 第 7.4.1 節要求低于 –52 dBm（廣域）的 ACS 阻止接收器的靈敏度不超過 6 dB。基于 NF 與輸入 電平如圖5所示，–52 dBm處產生的附加噪聲比在–52 dBm處產生的噪聲非常小 較低的級別。事實上，本底噪聲直到–40 dBm之后才會向上傾斜， 非常適合需要 –44 dBm 容差的局部區域 ACS。

圖5.接收器 NF 與輸入電平的關系。

一般阻塞要求 （7.4.2） 要求侵略者為 –35 dBm（局部區域） 以 ±7.5 MHz 的偏移量施加到目標頻帶內的接收器 允許的降敏不超過 6 dB。圖5顯示了ADI公司 信號鏈性能方面，僅發生約0.9 dB的降敏。窄帶 阻塞是一種功率稍低的類似CW的刺激，但也不是問題。

也許一個更有趣的挑戰是帶外阻塞 第 7.5.2 節.在這里，–15 dBm的信號被傳遞到天線輸入端。對于一個小 小于 200 MHz 的單元，此信號最接近頻帶邊緣的信號為 20兆赫。該測試需要從 1 MHz 到 12.75 GHz 的掃描，不包括頻段 在工作頻率的 20 MHz 以內。有幾件事有效 這對信號鏈的優勢。首先，環行器的帶寬有限 并且會拒絕許多帶外信號，但接近它并不是一個大貢獻者。 其次，ADRF5545A后面所示的濾波器將提供一些濾波，通常： 20 MHz帶外~20 dB抑制是合理的。最后，一個獨特的 以及ADI收發器系列中最有用的特性，這是收發器固有的 架構，是內置的帶外抑制。圖20來自ADI公司的 應用筆記AN-1354，固有帶外抑制表現為： 增加信號電平以降低接收器的靈敏度。在本應用筆記中，掃頻 通帶周圍任一方向的頻率表明信號越大 對于相同程度的脫敏是可以容忍的。在應用說明中，我們看到 在頻帶邊緣附近，6 dB 降敏可能達到約 10 dB。除此之外， 集成濾波器可顯著滾降帶外信號，不會混疊回 帶內，并且在很大程度上被片內和外部濾波衰減。

這些模塊共同將 –15 dBm 帶外侵略者濾波至大約 –40 dBm 至 –45 dBm，最高可達 20 MHz 排除頻帶。更遠，甚至更大 將假定拒絕。在這個級別上，圖 5 顯示的降敏效果非常小 是意料之中的。

也許更大的問題是前端模塊的線性度。此時 水平，可以預期一個重要的IM3產品。取決于實際有限元 選定后，可能需要在第二個波段選擇濾波器之前移動波段選擇濾波器 LNA，保護其免受帶外信號的影響，這些信號通常會產生較大的IM 產品。不可能在這些類型的階段之間放置過濾器 的 FEM，因此實施了替代選項。

為了幫助限制大型帶外阻斷器下互調的影響，a 典型的 FEM 包括第二級旁路開關，以降低增益并保護 第二階段從驅動到非線性，如圖3所示。 切換LNA增益可將信號鏈SNR降低1 dB，但有助于保持 通過限制由這些引起的互調失真來獲得整體動態范圍 大型阻塞器，遠遠抵消了噪聲性能的損失。總的來說，這個 將導致最壞情況下的NF約為5.7 dB，這仍然在局部區域內 基準電壓源靈敏度的（小蜂窩）占位面積要求。任何剩余的過濾器 要求由天線濾波器提供，并可確定抑制 基于接收器FEM的低增益壓縮點和IP3。

發射機信號鏈示例

當ADRV9029與合適的RF驅動放大器或RFVGA結合使用時 （訪問 analog.com/rf 了解更多選擇），以及合適的PA，緊湊型室內微微蜂窩， 室外微蜂窩或室外微蜂窩5易于構造。只有少數 其他無源元件，這些5G技術器件可以組合形成 非常緊湊和高效的變送器設計，如 圖6.這種架構的主要優點是高度集成 可能，這不僅導致成本非常低的實施，而且導致 通過利用集成的DPD功能實現最低功耗 在部分ADI收發器上可用。

圖6.發射器信號鏈詳細信息。

如圖6所示，小型蜂窩發射器系列由環行器PA、 濾波器和收發器。此外，該電路在輸出端包括一個耦合器 用于監控輸出失真的PA（也可用于 監控天線的駐波比以及正向功率），并可用于 DPD提高傳輸功能的運行效率，提高 雜散性能。雖然可以使用外部DPD，但可以選擇ADI收發器 包括完全集成的DPD，其工作功率為350 mW或更低 取決于給定PA所需的校正量。低功耗 PA 將 需要較少的校正，因此DPD消耗的功率更少。另外 集成的DPD將SERDES通道的數量減少了一半，即 外部基帶芯片作為觀察接收器SERDES通道被消除 考慮到帶寬擴展，完全減少發射器有效載荷 DPD完全在收發器內處理。等效的 DPD 在 FPGA 通常具有 10× 的高功率，并且對于 低功耗小型蜂窩和大規模 MIMO。但是，通過將DPD集成到 收發器，極低的功耗和小的成本效益使DPD能夠 甚至用于低功率小型電池，從而獲得效率和 提高發射線性度，無需繁重的外部計算負擔。

圖7和圖8顯示了ADI的DPD在中低端工作的示例 為小型蜂窩應用供電。所示激勵針對五個相鄰的 20 MHz LTE 總頻率為 100 MHz 的載波。 通常，LTE 至少需要 45 dB ACLR 預計大多數部署將獲得更多。ADI進行持續測試 實驗室始終審查所有功率等級的新PA。檢查功率放大器 測試報告，或咨詢工廠以獲取有關可用DPD技術的最新詳細信息 來自ADI公司以及最新合格PA的列表。

圖7.帶或不帶DPD的典型PA頻譜總RF為26 dBm。

圖8.帶和不帶DPD的典型PA頻譜總RF為37 dBm。

這一切是如何結合在一起的？

圖9顯示了完整的信號鏈，包括一些所需的控制信號。 為了提高功率效率，該電路包括發送和接收信號，使能 并在各自的TDD周期內禁用放大器。同樣，這個 可與FDD一起使用，在未使用的插槽期間關閉電源以節省電力 也。還需要LNA開關才能將LNA上的輸入開關更改為 將任何返回的發射功率分流到終端而不是內核放大器 輸入。這些不同的信號可以由ASIC生成和編排， FPGA 或收發器。

圖9.完整的收發器信號鏈。

接收器信號鏈包括一個相應變化的功能 數字數據流用于解釋模擬增益的降低，從而保留 絕對信號電平，因為它被傳遞到低 PHY，然后傳遞到其余部分 的基帶下游。

此處顯示的應用程序適用于單頻段。當收發器是寬帶時 并涵蓋高達 6 GHz 的所有頻率，但并非設計中的所有設備都能覆蓋。設備 像LNA和PA通常是帶狀的，需要根據頻段進行選擇 支持。通常，這些器件提供引腳兼容選項，以 覆蓋 6 GHz 以下的所有常見頻段，易于更換。這使得 支持所有流行的TDD和FDD頻段，包括5G頻段和那些 建議用于 O-RAN。

時鐘樹

根據配置的不同，可以有幾種不同的時鐘配置。 如果需要精確的時序對齊，則將進行 2 級時鐘合成 必填。第一階段需要通過ASIC連接到基帶， FPGA或控制器，用于正確計時和對齊無線電數字化。此應用程序 將需要處理由 前傳方式或本地 GPS 接收器。這將確保收音機和 基帶處理器確切地知道何時應處理無線電幀。

AD9545系列非常適合精確調整頻率、相位和 主時鐘到收音機的時間。它的好處是可以配置 在沒有參考的情況下臨時操作并保持情況下的準確性 與TCXO（溫度）耦合時有故障或間歇性的參考時鐘 補償晶體振蕩器）或OCXO（烤箱控制的晶體振蕩器）。

對于不需要精確時序對齊的配置，或作為 第二階段，需要一個時鐘分配設備。這 分配設備的目的是在整個時鐘范圍內生成時鐘范圍 收音機。這包括 JESD、eCPRI、以太網、SFP 和其他 整個無線電的關鍵信號。AD9528提供低抖動時鐘，總計 多達 14 種不同的速率，包括支持 JESD204B/JESD204C 器件 時鐘和系統參照信號。

兩級時鐘框圖如圖10所示。對于不這樣做的應用程序 需要精確的時序對準，AD9545可以省去或旁路 并且僅使用AD9528。系統的輸入時鐘來自 基本網絡定時，由基帶和網絡功能恢復 以太網功能塊或 FPGA 內，具體取決于確切的 建筑。根據特定的 無線電的要求，此處僅顯示表示形式。

圖 10.時鐘樹示例。

權力

匯總總功耗由許多因素決定。其中 因素包括所選的FPGA和實現的功能，收發器 選擇并啟用選項，需要時鐘樹，并產生射頻功率。

實現O-RAN CUS和M平面處理的典型中端FPGA SoC， 與 IEEE 1588 v2 PTP 堆棧同步后，將消耗大約 15 W 的功率。 典型的ADRV9029收發器功耗在5 W至8 W之間，具體取決于 在 TDD 或 FDD 配置以及啟用的 DFE 功能范圍上。 為此，時鐘功率，接收器功率，發射器功率以及 必須增加雜項權力。表 2 顯示了 系統的總功率不包括發射器鏈，該功率各不相同 功率輸出等級很大。

裝置	# 必需	TDD 70：30 典型耗散 （4T4R）
中端 FPGA SoC	1	~15 瓦
ADRV9xxx	1	~5 瓦
ADRF5545A	2	0.6 瓦
AD9545	1	0.7 瓦
AD9528	1	1.4 瓦
PA驅動放大器	4	1.2 瓦
雜項。	1	1 4
總	14	26 W 至 29 W

匯總無線電的功耗，總功耗為 70：30 Tx：Rx 的周期顯示 26 W 至 29 W，具體取決于確切的無線電配置 不包括與 PA 相關的電源。表 3 顯示了 PA 的幾個示例 耗散。因為PA主要在晶體管的線性范圍內工作 AB類的一些變化，它們的效率可能在20%之間 和 50%。這就是集成DPD的價值所在。即使對于 小帶寬、低功耗PA，幾十mW的DPD耗散超過。 被PA效率的提高所抵消。

裝置	# 必需	TDD 70：30 典型耗散 （4T4R）
PA （+24 dBm/天線）	4	~2.5 瓦
PA （+37 dBm/天線）	4	~47 瓦

對于低功耗小型蜂窩，增加約 2.5 W 的額外功率可帶來 總耗散約為 30 W，這對于被動冷卻的室內來說是舒適的 由 PoE 解決方案供電的小型蜂窩。

圖 11 概述了一種可能的 PoE 解決方案。該解決方案包括 LT4321 橋式控制器，該控制器允許將 MOS 晶體管用作理想二極管，而不是 整流器，其優點是大大提高了效率。這是遵循的 由 LT4295 提供，這是一款符合 802.3bt 標準的 PD 器件。然后可以 適當的當地監管機構，以滿足上表所示的要求， 根據需要提供高達 90+ W 的功率。

圖 11.PoE 隔離式小型蜂窩電源解決方案。

除了 PoE 轉換設備之外，還有許多其他設備可用于支持 小型蜂窩參考設計。其中包括ADP5054系列等基石器件，該系列專為ADI收發器以及許多收發器供電而設計。 其他降壓轉換器和低噪聲LDO穩壓器，如圖12所示。

圖 12.小型蜂窩應用的典型電源樹。

選項

這種無線電架構的一大優點是它提供的靈活性 在滿足一系列市場需求方面。此體系結構經過優化 適用于包括FDD和TDD在內的一系列應用。它同樣能夠 在低、中和高頻段的性能，非常適合小蜂窩通過 大規模 MIMO 平臺。在發射器和接收器電路中都可以進行許多不同的權衡，以優化成本、尺寸、重量和功率。而 本介紹側重于更高的性能和集成度，可以 通過略有不同的選擇進行一些簡單的權衡，以支持成本。

例如，一些低功耗PA不需要驅動放大器，因此 可能不是必需的。由于許多小型蜂窩應用的RF功率較低， 環行器可以用簡單的TR開關代替。最后，如果只是本地 需要的面積性能 雙級LNA可以用簡單的 單級液化鈉。結果是一個低成本的選擇，仍然提供良好的無線電 性能。圖 13 顯示了一個示例。許多其他排列 可在廣泛的頻率范圍內適應各種可能性 和電源選項。

圖 13.備用收發器信號鏈。

結論

此處審查的5G技術設備可用于通信 應用并實現適合5G開發的低成本實施， 尤其是那些實施O-RAN O-RU解決方案的公司。其中包括來自 RadioVerse系列以及RF放大器，時鐘恢復/同步， 和以太網供電/負載點調節。這種高度集成在一起 設備集已準備好實施5G小蜂窩，宏蜂窩，微蜂窩， 以及大規模 MIMO 應用。

圖 14.具有可重新頻段射頻前端的 5G 原型平臺。

當與 FPGA 中提供的合適的 PHY 和軟件結合使用時， eASIC， 或ASIC，可以開發一個完整的O-RU解決方案，如圖14所示。這 解決方案是與英特爾、Comcores 和 Whizz Systems 的合作伙伴共同開發的。 這些解決方案不僅滿足所需的射頻特性，還滿足成本 以及實現低成本、高性能部署所需的功率預算 O-RAN平臺。

審核編輯：郭婷