作者：Abhilasha Kawle and Wasim Shaikh

精密信號鏈設計人員面臨的挑戰是滿足中等帶寬應用中的噪聲性能要求，并且往往最終需要在噪聲性能和精度之間做出權衡?？s短上市時間并在第一時間完成正確的設計可能會增加進一步的壓力。連續時間Σ-Δ（CTSD）ADC具有固有的架構優勢，并簡化了信號鏈設計，以減小解決方案尺寸，并幫助客戶加快最終產品的上市時間。在本系列文章中，我們將解釋CTSD ADC固有的架構優勢，以及它們如何適應各種精密中帶寬應用。我們將深入探討信號鏈設計，讓設計人員了解CTSD技術的主要優勢，并探索AD4134精密ADC的易用性設計特性。

介紹

在許多數字處理應用和算法中，在過去二十年中，對所有轉換器技術具有更好分辨率和精度的需求有所增加。通過使用外部數字控制器，ADC的有限分辨率/精度得到了增強，該控制器將使用平均和優化濾波方案等軟件技術提取并提供更精確的結果。為了減少數字微控制器或DSP的大量后處理，設計人員可以使用高性能精密ADC。這將減少數字端的優化時間，并且還可以考慮使用成本更低的微控制器或DSP。精密ADC的應用和市場非常廣泛：

工業儀器儀表：振動分析、溫度/壓力/應變/流量測量、動態信號分析、聲學分析

醫療儀器：電生理學、血液分析、心電圖 （EKG/ECG）

國防應用：聲納、遙測

測試和測量：音頻測試、硬件在環、電能質量分析

ADC要處理的模擬輸入信號可以是具有電壓、電流輸出的傳感器信號，也可以是帶寬范圍為直流至幾百kHz的反饋控制環路信號。ADC數字輸出格式和速率取決于以下數字控制器所需的應用和后處理。一般而言，信號鏈設計人員遵循奈奎斯特采樣定理，對數字控制器的ADC輸出數據速率（ODR）進行編程，使其至少為輸入頻率的兩倍。大多數ADC都可以根據目標信號頻帶靈活地調整輸出數據速率。

對于目前可用的ADC，在ADC與輸入信號交互之前，需要涉及多個信號調理級。具有嚴格要求的信號調理電路需要圍繞特定和單獨的ADC技術進行設計和定制，以確保能夠實現ADC數據手冊的性能。信號鏈設計人員的工作不會在選擇ADC后停止。設計和微調周圍的外圍通常需要大量的時間和精力。ADI公司以設計仿真工具和模型的形式提供高水平的技術支持，以克服大多數固有的設計挑戰。

新方法：利用 CTSD 架構簡化設計之旅

CTSD架構主要用于音頻和高速ADC，正在為精密應用量身定制，以實現最高精度，同時利用其獨特的信號鏈簡化特性。這種架構的優點消除了設計外圍設備所涉及的負擔。圖2顯示了如何使用這種新解決方案簡化當前ADC信號鏈并將其縮小68%以實現高通道密度的一小部分。

圖2.采用ADI公司新型易于使用的CTSD ADC的緊湊尺寸解決方案。

為了說明CTSD ADC技術為信號鏈帶來的簡化，本文重點介紹了一般應用現有信號鏈設計所涉及的一些關鍵挑戰，并展示了CTSD ADC如何緩解這些挑戰。

因此，讓我們從現有信號鏈中涉及的幾個設計步驟開始，首要任務是選擇合適的ADC，以最適合目標應用。

第 1 步：選擇 ADC

從各種可用的ADC中進行選擇時，重要的考慮因素是分辨率和精度、信號帶寬、ODR、信號類型和要處理的范圍。通常，在大多數應用中，數字控制器需要其算法來處理輸入信號的幅度、相位或頻率。

為了準確測量上述任何因素，數字化過程中增加的誤差需要最小化。主要誤差及其相應的測量術語詳見表1，并在《數據轉換基本指南》中進行了更詳細的解釋。

表1中的性能指標與信號幅度和頻率有關，通常稱為交流性能參數。

對于直流或近直流應用，例如處理50 Hz至60 Hz輸入信號的功率計量，必須考慮ADC誤差，如失調、增益、INL和閃爍噪聲。這些直流性能參數還需要與應用的預期用途相關的一定程度的溫度穩定性。

ADI提供多種業界領先的高性能ADC，可滿足多種應用的系統要求，無論是基于精度、基于速度還是基于有限的功率預算。僅僅將一組ADC規格與另一組ADC規格進行比較并不是選擇ADC的方法。必須考慮整體系統性能和設計挑戰，這就是選擇ADC技術或架構的地方。傳統上首選的ADC架構分為兩大類。最受歡迎的是逐次逼近寄存器（SAR）ADC，它遵循簡單的奈奎斯特定理。它指出，如果以兩倍的頻率采樣，則可以重建信號。SAR ADC 的優勢在于出色的直流性能和小尺寸、低延遲和功耗隨 ODR 擴展。

第二種技術選擇是離散時間Σ-Δ（DTSD）ADC，其工作原理是樣本數量越多，信息丟失越少。因此，采樣頻率遠高于規定的奈奎斯特頻率，這種方案稱為過采樣。這種架構的另一個優點是，在目標頻帶中，由于采樣而增加的誤差最小。因此，DTSD ADC具有出色的直流和交流性能，但延遲更高。

圖3顯示了SAR和DTSD ADC的典型模擬輸入帶寬，以及不同速度和分辨率的一些流行產品選擇。還可以參考精密快速搜索功能，以幫助您選擇ADC。

圖3.精密ADC架構定位。

此外，現在還提供一類新型精密ADC。它們基于與DTSD ADC性能相當的CTSD ADC，但它們在簡化整個信號鏈設計過程方面是獨一無二的?，F有信號鏈接下來幾個設計步驟中強調的挑戰可以通過這個新的ADC系列來解決。

第2步：將輸入連接至ADC

輸出由ADC處理的傳感器可能具有非常高的靈敏度。設計人員必須充分了解傳感器接口的ADC輸入結構，以確保ADC誤差不會掩蓋或扭曲實際傳感器信號。

在傳統的SAR、DTSD ADC中，輸入結構稱為開關電容采樣保持電路，如圖4所示。在每個采樣時鐘邊沿，當采樣開關改變其ON/OFF狀態時，需要支持有限的電流需求，以將保持電容充電或放電至新的采樣輸入值。這種電流需求需要由輸入源提供，在我們的討論中，輸入源是傳感器。此外，開關本身具有一些片上寄生電容，可將一些電荷注入回源，這稱為電荷注入反沖。傳感器也需要吸收這種增加的誤差源，以避免傳感器信號損壞。

圖4.（a） 開關電容電荷注入反沖到傳感器中，以及 （b） 用輸入緩沖器隔離反沖效應。

大多數傳感器無法提供如此大的電流，這表明它們無法直接驅動開關電路。在另一種情況下，假設即使傳感器可以支持這些電流需求，傳感器的有限阻抗也會增加ADC輸入端的誤差。電荷注入電流是輸入的函數，該電流會導致傳感器阻抗兩端的輸入相關壓降。如圖4a所示，ADC的輸入出現錯誤。解決這些問題的一種解決方案是在傳感器和ADC之間放置一個驅動放大器，如圖4b所示。

現在我們需要為這個放大器設定標準。首先，放大器應支持充電電流并吸收電荷注入反沖。接下來，該放大器的輸出需要在采樣邊沿的末端完全建立，以便ADC對輸入進行采樣而不會增加誤差。這意味著放大器應能夠提供瞬時電流階躍，對應于具有高壓擺率，并為這些瞬態事件提供快速建立響應，從而映射到具有高帶寬。隨著ADC采樣頻率和分辨率的提高，滿足這些要求變得至關重要。

設計人員（尤其是那些使用中等帶寬應用的設計人員）面臨的最大挑戰是確定適合ADC的放大器。如前所述，ADI提供了一套仿真模型和精密ADC驅動器工具來簡化此步驟，但對于設計人員來說，這是實現ADC數據手冊性能的額外設計步驟。一些新時代的SAR和DTS DADC通過使用新穎的采樣技術來完全降低瞬態電流需求，或者通過集成放大器來緩解這一挑戰。但這兩種解決方案都會限制信號帶寬范圍或損害ADC性能。

CTSD ADC的優勢： CTSD ADC通過提供易于驅動的阻性輸入而不是開關電容輸入來應對這一挑戰。這表明對高帶寬、大壓擺率放大器沒有硬性要求。如果傳感器可以直接驅動該阻性負載，則可以直接連接到CTSD ADC;否則，任何低帶寬、低噪聲放大器都可以在傳感器和CTSD ADC之間接口。

步驟3：將基準電壓源連接至ADC

與基準電壓源接口所涉及的挑戰類似于輸入接口。傳統ADC的基準輸入也是開關電容。在每個采樣時鐘邊沿，基準電壓源都需要對內部電容充電，因此需要大開關電流和良好的建立時間。

現有的基準電壓源IC無法支持大開關電流需求，并且帶寬有限。第二個接口挑戰是，與ADC的噪聲相比，這些基準電壓源的噪聲很大。為了濾除這種噪聲，使用了一階RC電路。一方面，我們對噪聲基準電壓源進行頻帶限制，另一方面，我們要求快速建立時間。這是要滿足的兩個相反的要求。因此，使用低噪聲緩沖器來驅動ADC基準引腳，如圖5b所示。根據ADC的采樣頻率和分辨率，決定該緩沖器的壓擺率和帶寬。

同樣，與我們的精密輸入驅動器工具一樣，ADI公司也提供用于仿真和選擇ADC正確基準電壓緩沖器的工具。與輸入類似，一些新時代的SAR和DTSD ADC也可以選擇集成基準電壓緩沖器，但它們具有性能和帶寬限制。

圖5.（a） 開關電容電荷注入反沖到基準 IC，以及 （b） 用基準緩沖器隔離反沖效應。

CTSD ADC的優勢： 使用CTSD ADC可以完全跳過此設計步驟，因為它為驅動電阻負載提供了一種新的簡單選項，不需要如此高帶寬、大壓擺率緩沖器。帶有低通濾波器的基準電壓源IC可以直接連接到基準引腳。

第4步：使信號鏈不受干擾

對連續信號進行采樣和數字化會導致信息丟失，這稱為量化噪聲。采樣頻率和位數決定了ADC架構的性能限制。在解決了基準電壓源和輸入的性能和接口挑戰之后，接下來的難題是解決高頻（HF）干擾源/噪聲折疊到目標低頻帶寬中的問題。這稱為混疊或折回。這些HF或帶外干擾源反射到目標帶寬中的圖像會導致信噪比（SNR）下降。引用采樣定理，采樣頻率周圍的任何音調都會在帶內折返，如圖6所示，這會導致目標頻帶中出現不需要的信息或誤差。有關混疊的更多詳細信息，請參閱教程 MT-002：奈奎斯特準則對抽樣數據系統設計的意義。

圖6.由于采樣，帶外干擾源混疊/折返到目標頻帶。

減輕折返影響的一種解決方案是使用一種稱為抗混疊濾波器（AAF）的低通濾波器來衰減不需要的干擾源的幅度，以便當該衰減干擾源折回帶內時，保持所需的SNR。該低通濾波器通常集成一個驅動放大器，如圖7所示。

圖7.使用抗混疊濾波器來減輕混疊對帶內性能的影響。

在設計該放大器時，最大的挑戰是在更快的建立和低通濾波要求之間找到平衡。另一個挑戰是，此解決方案需要針對每個應用程序要求進行微調，這限制了跨各種應用程序采用單一平臺設計。ADI提供多種抗混疊濾波器工具設計，幫助設計人員克服這一挑戰。

CTSD ADC的優勢： CTSD ADC本身固有的混疊抑制特性解決了這種抗干擾性，這是CTSD ADC獨有的特性。采用該技術的 ADC 不需要 AAF。因此，我們離直接將CTSD ADC連接到傳感器又近了一步，而無需付出太多努力。

步驟5：選擇ADC時鐘頻率和輸出數據速率

接下來，我們來討論一下我們討論過的兩類傳統ADC的時鐘要求。DTSD是一個過采樣ADC，這意味著ADC的采樣速率高于奈奎斯特采樣率。但是，將ADC過采樣數據直接提供給外部數字控制器意味著我們使其過載，使其具有大量冗余信息。在過采樣系統中，內核ADC輸出使用片內數字濾波器進行抽取，使最終ADC數字輸出具有較低的數據速率，通常是信號頻率的兩倍。

對于DTSD ADC，設計人員需要規劃為內核ADC提供高頻采樣時鐘，并對所需的輸出數據速率進行編程。ADC將在此所需ODR和ODR時鐘下提供最終數字輸出。數字控制器使用此ODR時鐘來輸入數據。

接下來，我們將討論SAR ADC的時鐘要求，該ADC通常遵循奈奎斯特定理。這里，ADC的采樣時鐘由數字控制器提供，時鐘也充當ODR。但是，由于需要很好地控制采樣保持時序才能從ADC獲得最佳性能，因此該時鐘的時序靈活性較低，這也表明數字輸出的時序需要與這些要求保持一致。

圖8.（a） DTSD ADC 和 （b） SAR ADC 中的時鐘要求。

在了解這兩種架構的時鐘要求時，我們發現ODR耦合到ADC的采樣時鐘，這是許多系統的限制，在這些系統中，ODR可能會動態漂移或變化，或者需要調諧到模擬輸入信號頻率。

CTSD ADC的優勢： CTSD ADC 與新型異步采樣速率轉換器 （ASRC） 耦合，后者可在任何所需的 ODR 下對內核 ADC 數據進行重采樣。ASRC還使設計人員能夠在任何頻率下精細地設置ODR，并超越將ODR限制為采樣頻率倍數的古老限制。ODR的頻率和時序要求現在純粹是數字接口的功能，與ADC采樣頻率完全解耦。該特性簡化了信號鏈設計人員的數字隔離設計。

第 6 步：與外部數字控制器接口

傳統上，ADC有兩種類型的數據接口模式與數字控制器通信。一個涉及ADC充當主機，提供數字/ODR時鐘，并決定時鐘的邊沿，以便數字控制器輸入ADC數據。另一種類型是托管模式（接收器模式），其中數字控制器是主機，提供ODR時鐘，并決定ADC數據時鐘的時鐘邊沿。

從步驟5繼續，如果設計人員選擇DTSD ADC，則ADC充當以下數字控制器的主機，因為ADC提供ODR時鐘。如果選擇了SAR ADC，則數字控制器需要提供ODR時鐘，這意味著SAR ADC始終配置為托管外設。因此，明顯的限制是，一旦選擇了ADC架構，數字接口就只能處于主機模式或托管模式。目前，無論采用何種ADC架構，在選擇接口時都無法靈活選擇。

CTSD ADC的優勢： 與CTSD ADC耦合的新型ASRC使設計人員能夠獨立配置ADC數據接口模式。這為高性能ADC可以在適合應用數字控制器的任何模式下配置的應用開辟了一個全新的機會，而不管ADC架構如何。

將一切整合在一起

圖9顯示了傳統信號鏈的構建模塊，其模擬前端（AFE）由ADC輸入驅動器、混疊抑制濾波器和基準電壓緩沖器組成，CTSD ADC可大幅簡化。圖10a所示為采用DTSD ADC的示例信號鏈，該信號鏈需要大量的設計工作來微調和推導ADC的數據手冊性能。為了簡化客戶旅程，ADI提供了參考設計，可以重復使用或重新調整這些ADC的各種應用。

圖9.采用傳統精密ADC與CTSD ADC的信號鏈構建模塊。

圖10b顯示了帶有CTSD ADC及其簡化模擬輸入前端（AFE）的信號鏈，因為其ADC內核在輸入和基準電壓源上沒有開關電容采樣器。開關采樣器移至ADC內核的后期，使信號輸入和基準輸入純阻性。這導致ADC幾乎無采樣，形成了自己的一類。此外，這類ADC的信號傳遞函數模擬抗混疊濾波器響應，這意味著它固有地衰減噪聲干擾源。借助CTSD技術，ADC簡化為簡單的即插即用組件。

圖 10.使用（a）DTSD技術與（b）CTSD技術的信號鏈示例。

總之，CTSD ADC簡化了信號鏈設計，同時實現了與傳統ADC信號鏈具有相同性能水平的系統解決方案，同時具有以下優勢：

提供無混疊、低延遲信號鏈，具有出色的通道間相位匹配

簡化模擬前端，無需增加高帶寬輸入和基準電壓源驅動器緩沖器的選擇和微調步驟，從而實現更高的通道密度

打破作為采樣時鐘函數的ODR障礙

為外部數字控制器提供獨立接口控制

提高信號鏈可靠性等級，這是外圍元件減少的直接結果

減小尺寸，減少 68% 的 BOM，從而加快客戶的上市時間

本系列接下來的幾篇文章將更詳細地解釋CTSD ADC和ASRC的概念，重點介紹信號鏈的優勢，最后將利用新型AD7134的特性。

審核編輯：郭婷