許多通信、儀器儀表和信號采集系統要求能夠同時對多個模數轉換器（ADC）上的模擬輸入信號進行采樣。然后，需要處理采樣的數據，期望在這些輸入之間同步，每個輸入都有自己不同的延遲。對于系統設計人員來說，歷來是應對低壓數字信號（LVDS）和并行輸出ADC的艱巨挑戰。

JESD204B提供了一個框架，用于沿一個或多個差分信號對（例如ADC的輸出）發送高速串行數據。接口中有一個固有的方案，可在JESD204B規范內實現跨通道的粗略對齊。數據被劃分為具有邊界的幀，這些幀連續發送到接收器。JESD204B子類1接口通過使用系統參考事件信號（SYSREF）同步發射器和接收器中的內部成幀時鐘，可在多個串行通道鏈路或多個ADC上實現低至采樣級的數據對齊。這會為使用JESD204B鏈路的設備創建確定性延遲。然而，系統設計人員仍必須克服許多挑戰才能實現采樣同步的完全時序收斂，例如PCB布局考慮因素、匹配時鐘以及滿足時序、SYSREF周期性和數字FIFO延遲的SYSREF生成。

設計人員必須決定如何在整個系統中創建和分配器件時鐘和SYSREF信號。理想情況下，器件時鐘和SYSREF應具有相同的擺幅電平和失調，以防止元件輸入引腳出現固有偏斜。需要將 SYSREF 事件的更新速率確定為啟動時的單個事件或需要同步時隨時可能發生的重復信號。考慮到最大時鐘和SYSREF信號偏斜，需要仔細的PCB布局，以滿足跨電路板、連接器、背板和各種組件的設置和保持時序。最后，數字FIFO設計和跨多個時鐘域的信號會在JESD204B發送器和接收器中產生固有的數字緩沖器偏斜，在后端數據處理中必須考慮和消除這些偏差。

系統時鐘生成可以來自多個來源，例如晶體、VCO 和時鐘生成或時鐘分配芯片。雖然特定的系統性能將決定時鐘需求，但必須使用多個同步ADC來產生與輸入時鐘同步的SYSREF信號。這使得時鐘源選擇成為一個重要的考慮因素，以便能夠在特定時間點以已知的時鐘邊沿鎖存此系統參考事件。如果 SYSREF 信號和時鐘未相位鎖定，則無法實現。

FPGA 可用于向系統提供 SYSREF 事件。但是，除非它還使用并同步發送到ADC的主采樣時鐘，否則很難將來自FPGA的SYSREF信號與時鐘相位對齊。另一種方法是提供來自時鐘發生或時鐘分配芯片的 SYSREF 信號，該芯片可以將該信號相位對齊到整個系統中發送的多個時鐘。使用此方法，SYSREF 事件可以是啟動時的一次性事件，也可以是重復出現的信號，具體取決于系統要求。

只要ADC和FPGA的系統內確定性延遲保持不變，除了幫助構建特定系統數據外，可能不需要額外的SYSREF脈沖。因此，時鐘對齊的周期性SYSREF脈沖可以被忽略或濾波，直到同步丟失。也可以保留SYSREF發生的標記樣本，而無需重置JESD204B鏈路。

為了啟動ADC通道的已知確定性起點，系統工程師必須能夠關閉分布在整個系統中的SYSREF事件信號的時序。這意味著必須滿足相對于時鐘的預期建立和保持時間，而不會違反。使用跨越多個時鐘周期的相對較長的SYSREF脈沖可以滿足保持時間要求，只要也可以滿足到第一個所需時鐘的建立時間。仔細注意PCB布局對于保持系統內時鐘和SYSREF的匹配走線長度以實現最小偏差至關重要。這可能是實現跨通道同步采樣處理最困難的部分。隨著ADC編碼時鐘速率的增加和多板系統變得更加復雜，這項工作只會變得越來越具有挑戰性。

系統工程師必須確定每個器件對電路板和連接器組件的時鐘板偏斜的 SYSREF。任何剩余的器件間數字和時鐘偏斜延遲都需要在FPGA或ASIC中有效消除。后端處理可以改變ADC之間的采樣順序，并引入任何需要的重新調整，以準備數據以進行進一步的同步處理。器件間采樣偏斜的校正可以通過延遲最快的數據樣本和發射器延遲來實現，以與后端FPGA或ASIC中最慢的數據樣本保持一致。對于復雜系統，這可能涉及多個FPGA或ASIC，每個FPGA或ASIC都需要傳達其總器件間采樣延遲以進行最終對準。通過在JESD204B接收器中引入適當的彈性緩沖延遲以適應每個特定的發送器延遲延遲，器件間采樣偏斜可以與整個系統中的已知確定性保持一致。

AD9250是ADI公司的250 MSPS 14位雙通道ADC，支持子類1實現中的JESD204B接口。該子類允許使用 SYSREF 事件信號在 ADC 之間進行模擬采樣同步。AD9525是一款低抖動時鐘發生器，不僅提供7路高達3.1 GHz的時鐘輸出，還能夠根據用戶配置同步SYSREF輸出信號。這兩款產品與ADI公司的一系列扇出緩沖器產品相結合，提供了精確同步和對齊發送到FPGA或ASIC進行處理的多個ADC數據的框架。

圖1.顯示AD9250、AD9525和FPGA的圖表。

審核編輯：郭婷