本文提出了一種緊湊、精確、低于1V、低阻抗、低壓差帶隙基準(zhǔn)電壓源。這里介紹的電路概念是一個(gè)低于1V（設(shè)計(jì)示例中為0.9V）的帶隙基準(zhǔn)電壓源，可以從高于V的位開始設(shè)置是，具體取決于工作溫度范圍，并達(dá)到正常帶隙電壓。該電路理念在90nm BiCMOS技術(shù)中實(shí)現(xiàn)。仿真結(jié)果表明，在200°C的溫度范圍內(nèi)，所提電路在線路和負(fù)載調(diào)整率上可以實(shí)現(xiàn)15ppm。該內(nèi)核可以在CMOS工藝中使用寄生pnp器件實(shí)現(xiàn)。

基準(zhǔn)電壓源是大多數(shù)模擬電路中的關(guān)鍵構(gòu)建模塊。在電池供電的便攜式應(yīng)用中，最小系統(tǒng)電壓不斷降低，以延長電池壽命。模擬電路所需的理論最小電源是一個(gè)閾值加上電流源的飽和電壓，通常為VDSSAT.對(duì)于BiCMOS工藝或具有寄生pnp晶體管的CMOS工藝，最小工作電壓將為V是+ VDSSAT，假設(shè)CMOS VT閾值低于V是.

在本文中，介紹了一種新的帶隙基準(zhǔn)內(nèi)核，可以設(shè)置在略高于V之間的任何位置是到 VBG.最低輸出電壓（V0） 取決于需要覆蓋的最低溫度。下面的設(shè)計(jì)示例將表明，在-50°C至+150°C范圍內(nèi)，這些配置接近理論最小工作電壓50mV至100mV。

低于1V的基準(zhǔn)電壓源以前以不同的方式實(shí)現(xiàn)。工程師已記錄1–5電流模式下的各種架構(gòu)，其中產(chǎn)生CTAT和PTAT電流并將其一起添加到電阻器中以產(chǎn)生基準(zhǔn)電壓。但是，它被顯示6由于電流鏡，這些配置具有高噪聲。由于反射鏡不匹配，與普通帶隙配置相比，使用電流鏡很難獲得相同的精度。無需調(diào)整，設(shè)計(jì)良好的帶隙電路通常可以在-40°C至+125°C范圍內(nèi)實(shí)現(xiàn)3%至5%的6δ精度。 即使具有相當(dāng)高的過載，當(dāng)前的反射鏡也很難達(dá)到這種精度水平。如果增加過驅(qū)以獲得更好的匹配，則也會(huì)增加必要的裕量，如VDSSAT增加。

還有另一種方式6, 7以產(chǎn)生低于 1V 的基準(zhǔn)電壓源。基準(zhǔn)電壓由公式1表示：

V裁判= 千伏是+ δv是= 千伏是+ VTln（N）

其中N是兩個(gè)發(fā)射器的面積之比。

如公式1所示，電壓設(shè)定在100mV至200mV范圍內(nèi)。2006年的演講7給出的設(shè)計(jì)示例為 N = 10， V裁判= 130mV。

不需要靠近地電位的基準(zhǔn)電壓，因?yàn)橄乱患?jí)的噪聲和失調(diào)將成比例地大于基準(zhǔn)電壓。因此，整體精度會(huì)下降。本文介紹了一種解決上述問題并提供卓越性能的新方法。例如，根據(jù)負(fù)載的不同，采用1.0V或更低電源時(shí)可以產(chǎn)生0.9V基準(zhǔn)。

用于低于1V基準(zhǔn)的新建議內(nèi)核

具有 npns 的 BiCMOS 工藝

圖 1 顯示了建議的內(nèi)核。

圖1.新的帶隙內(nèi)核。

在數(shù)學(xué)上，可以證明 V0變?yōu)閹峨妷旱目s放版本，VBG:

我2×·2= δv是= VTln（N）

V0= （1 - R1/R3） × VBG

哪里：

VBG= （VBG1+ VT× lnN × R3/R2× （（R1( 12）/（R3， s1))

電源裕量要求為 V0+ VDSSAT，輸出為低阻抗。

一種具有寄生pnps的CMOS工藝

可能的 pnp 版本如圖 2 所示。

圖2.CMOS 進(jìn)程的 pnp 版本。

包含仿真結(jié)果的設(shè)計(jì)示例

圖 1 的簡化版本如圖 3 所示;它節(jié)省了一個(gè)運(yùn)算放大器（X2）。我3電流可以通過添加兩個(gè)電阻和Q來產(chǎn)生3.在這種情況下，我4可以設(shè)置為 I0在室溫下通過選擇合適的R4，大約等于R1/2.在其他溫度下，I4將不等于 I0，這將引入錯(cuò)誤項(xiàng)。但自從 V是是 I 的一個(gè)非常弱的函數(shù)0，因此，誤差可以忽略不計(jì)。參見圖 4。

圖3.擬議的 npn 核心的簡化版本。

作為該內(nèi)核的設(shè)計(jì)示例，V0= 0.9V選擇。

對(duì)于低功耗應(yīng)用，靜態(tài)電流（IQ） 的目標(biāo)范圍為 μA。根據(jù)圖 3 中的配置，我們有三個(gè)變量，R1， R2和 R3和兩個(gè)方程（公式 3 和公式 4），由 V 定義0和 VBG.因此，選擇I2是為了得到另一個(gè)方程，以得出所有三個(gè)電阻值。

由公式3：

R2= （VT× lnN）/I2

從公式4和5：

沒有單獨(dú)的旋鈕來單獨(dú)控制輸出電壓及其TC。以下是將電路微調(diào)至零TC點(diǎn)并獲得所需輸出電壓的過程。

找到確切的 VBE1仿真中的電壓。

查找 VBG通過調(diào)整 R2直到 V0為零 TC。現(xiàn)在按照以下過程操作：增加 R2如果 V0TC 呈陽性;降低 R2如果 V0TC 呈陰性。注意零 TC V 的值0，則：
VBG= V0/（1 - R1/R3)

使用新的 V 重新計(jì)算 R1、R2 和 R3BG和 V是值。
五BG= 1.203V
VBE1= 0.58V
I2= 1.0μA
N = 8
R4= 1/2R1= 206kΩ。

最終計(jì)算出的設(shè)計(jì)參數(shù)如表1所示：

在采用晶體管電路的90nm BiCMOS工藝中實(shí)現(xiàn)圖3，仿真結(jié)果如圖4所示。典型情況為：電源電壓=1.5V;輸出負(fù)載 = 10μA;具有線路和負(fù)載組合的所有工藝轉(zhuǎn)角（雙極性、CMOS、電阻器、電容器），電源電壓 = （V0+ 0.1V）和1.65V;輸出負(fù)載 = 0μA 和 20μA。該電路具有溫度補(bǔ)償和0.1% LSB調(diào)整。結(jié)果表明，V0保持在 2.6mV 以內(nèi)，在 -50°C 至 +150°C 范圍內(nèi)小于 ±0.15%，或在整個(gè)線路和負(fù)載范圍內(nèi)小于 15ppm。通過工藝變化和0.1%LSB調(diào)整，該帶隙基準(zhǔn)電壓源可在200°C溫度范圍內(nèi)實(shí)現(xiàn)±0.45%的精度。

圖4.NPN巖心仿真結(jié)果.

性能比較

表 2 將建議內(nèi)核的性能與現(xiàn)有設(shè)計(jì)進(jìn)行了比較：

結(jié)論

本文介紹了一種在低壓差和低阻抗配置中創(chuàng)建緊湊、低于1V帶隙基準(zhǔn)的優(yōu)雅方法。該解決方案在負(fù)載、線路調(diào)整率和溫度變化方面具有約20ppm的卓越精度。凈空要求接近理論最小值。芯片尺寸與傳統(tǒng)帶隙基準(zhǔn)相當(dāng)，具有另外三個(gè)元件（2個(gè)電阻和1個(gè)npn）。這種設(shè)計(jì)很小，可以增強(qiáng)電路在較低電池電壓下工作，這對(duì)便攜式設(shè)計(jì)是有益的，甚至至關(guān)重要。
審核編輯：郭婷