01

SPI基礎知識

SPI(Serial Perripheral Interface, 串行外圍設備接口) 是 Motorola 公司推出的一種同步串行接口技術。SPI 總線在物理上是通過接在外圍設備微控制器(PICmicro) 上面的微處理控制單元 (MCU) 上叫作同步串行端口(Synchronous Serial Port) 的模塊(Module)來實現的, 它允許 MCU 以全雙工的同步串行方式, 與各種外圍設備進行高速數據通信。

**SPI **主要應用在 EEPROM, Flash, 實時時鐘(RTC), 數模轉換器(ADC), 數字信號處理器(DSP) 以及數字信號解碼器之間。它在芯片中只占用四根管腳 (Pin) 用來控制以及數據傳輸, 節約了芯片的 pin 數目, 同時為 PCB 在布局上節省了空間。正是出于這種簡單易用的特性, 現在越來越多的芯片上都集成了 SPI技術。

SPI主要具有以下特點：

1.1 采用主-從模式(Master-Slave) 的控制方式SPI

規定了兩個 SPI 設備之間通信必須由主設備 (Master) 來控制次設備 (Slave). 一個 Master 設備可以通過提供 Clock 以及對 Slave 設備進行片選 (Slave Select) 來控制多個 Slave 設備, SPI 協議還規定 Slave 設備的 Clock 由 Master 設備通過 SCK 管腳提供給 Slave 設備, Slave 設備本身不能產生或控制 Clock, 沒有 Clock 則 Slave 設備不能正常工作.

1.2 采用同步方式(Synchronous)傳輸數據

采用同步方式(Synchronous)傳輸數據Master 設備會根據將要交換的數據來產生相應的時鐘脈沖(Clock Pulse), 時鐘脈沖組成了時鐘信號(Clock Signal) , 時鐘信號通過時鐘極性 (CPOL) 和 時鐘相位 (CPHA) 控制著兩個 SPI 設備間何時數據交換以及何時對接收到的數據進行采樣, 來保證數據在兩個設備之間是同步傳輸的.

1.3 數據交換(Data Exchanges)

SPI 設備間的數據傳輸之所以又被稱為數據交換, 是因為 SPI 協議規定一個 SPI 設備不能在數據通信過程中僅僅只充當一個 "發送者(Transmitter)" 或者 "接收者(Receiver)". 在每個 Clock 周期內, SPI 設備都會發送并接收一個 bit 大小的數據, 相當于該設備有一個 bit 大小的數據被交換了.一個 Slave 設備要想能夠接收到 Master 發過來的控制信號, 必須在此之前能夠被 Master 設備進行訪問 (Access). 所以, Master 設備必須首先通過 SS/CS pin 對 Slave 設備進行片選, 把想要訪問的 Slave 設備選上.

在數據傳輸的過程中, 每次接收到的數據必須在下一次數據傳輸之前被采樣. 如果之前接收到的數據沒有被讀取, 那么這些已經接收完成的數據將有可能會被丟棄, 導致 SPI 物理模塊最終失效. 因此, 在程序中一般都會在 SPI 傳輸完數據后, 去讀取 SPI 設備里的數據, 即使這些數據(Dummy Data)在我們的程序里是無用的.

02

SPI傳輸協議

2.1 SPI協議層相關組件和接口

時鐘相關概念：

CPOL(clock polarity) : 時鐘極性, 表示 SPI 在空閑時, 時鐘信號是高電平還是低電平. 若 CPOL 被設為 1, 那么該設備在空閑時 SCK 管腳下的時鐘信號為高電平. 當 CPOL 被設為 0 時則正好相反;

CPHA(clock phase) : 時鐘相位, 表示 SPI 設備是在 SCK 管腳上的時鐘信號變為上升沿時觸發數據采樣, 還是在時鐘信號變為下降沿時觸發數據采樣. 若 CPHA 被設置為 1, 則 SPI 設備在時鐘信號變為下降沿時觸發數據采樣, 在上升沿時發送數據. 當 CPHA 被設為 0 時也正好相反.

SSPBUF(Synchronous Serial Port Buffer) : 泛指 SPI 設備里面的內部緩沖區, 一般在物理上是以 FIFO 的形式, 保存傳輸過程中的臨時數據;

SSPSR(Synchronous Serial Port Register) : 泛指 SPI 設備里面的移位寄存器(Shift Regitser), 它的作用是根據設置好的數據位寬(bit-width) 把數據移入或者移出 SSPBUF;

Controller : 泛指 SPI 設備里面的控制寄存器, 可以通過配置它們來設置 SPI 總線的傳輸模式.

通常情況下, 我們只需要對上圖所描述的四個管腳(pin) 進行控制即可實現整個 SPI 設備之間的數據通信:

SCK(Serial Clock) : 主要的作用是 Master 設備往 Slave 設備傳輸時鐘信號, 控制數據交換的時機以及速率;

SS/CS(Slave Select/Chip Select) : 用于 Master 設備片選 Slave 設備, 使被選中的 Slave 設備能夠被 Master 設備所訪問;

SDO/MOSI(Serial Data Output/Master Out Slave In) : 在 Master 上面也被稱為 Tx-Channel, 作為數據的出口, 主要用于 SPI 設備發送數據;

SDI/MISO(Serial Data Input/Master In Slave Out) : 在 Master 上面也被稱為 Rx-Channel, 作為數據的入口, 主要用于SPI 設備接收數據。

2.2 SPI協議層傳輸規則

當SPI進行數據傳輸時，片選信號cs_n置低，數據位按照SPI同步時鐘發送。主設備發給從設備的數據沿mosi數據線發送，從設備同步發給主設備的數據沿miso數據線發送，主從設備接收的數據依次分別存入主從設備內的FIFO中。

2.3 說明

1. Timing
   首先, 在這里解釋一下兩個概念:
   CPOL: 時鐘極性, 表示 SPI 在空閑時, 時鐘信號是高電平還是低電平. 若 CPOL 被設為 1, 那么該設備在空閑時 SCK 管腳下的時鐘信號為高電平. 當 CPOL 被設為 0 時則正好相反.
   CPHA: 時鐘相位, 表示 SPI 設備是在 SCK 管腳上的時鐘信號變為上升沿時觸發數據采樣, 還是在時鐘信號變為下降沿時觸發數據采樣. 若 CPHA 被設置為 1, 則 SPI 設備在時鐘信號變為下降沿時觸發數據采樣, 在上升沿時發送數據. 當 CPHA 被設為 0 時也正好相反.
   例如，SPI 數據傳輸模式被設置成 CPOL = 1, CPHA = 1. 這樣, 在一個 Clock 周期內, 每個單獨的 SPI 設備都能以全雙工(Full-Duplex) 的方式, 同時發送和接收 1 bit 數據, 即相當于交換了 1 bit 大小的數據. 如果 SPI 總線的 Channel-Width 被設置成 Byte, 表示 SPI 總線上每次數據傳輸的最小單位為 Byte, 那么掛載在該 SPI 總線的設備每次數據傳輸的過程至少需要 8 個 Clock 周期(忽略設備的物理延遲). 因此, SPI 總線的頻率越快, Clock 周期越短, 則 SPI 設備間數據交換的速率就越快.
2. SSPSR
   SSPSR 是 SPI 設備內部的移位寄存器(Shift Register). 它的主要作用是根據 SPI 時鐘信號狀態, 往 SSPBUF 里移入或者移出數據, 每次移動的數據大小由 Bus-Width 以及 Channel-Width 所決定.
   Bus-Width 的作用是指定地址總線到 Master 設備之間數據傳輸的單位.
   例如, 我們想要往 Master 設備里面的 SSPBUF 寫入 16 Byte 大小的數據: 首先, 給 Master 設備的配置寄存器設置 Bus-Width 為 Byte; 然后往 Master 設備的 Tx-Data 移位寄存器在地址總線的入口寫入數據, 每次寫入 1 Byte 大小的數據(使用 writeb 函數); 寫完 1 Byte 數據之后, Master 設備里面的 Tx-Data 移位寄存器會自動把從地址總線傳來的1 Byte 數據移入 SSPBUF 里; 上述動作一共需要重復執行 16 次.
   Channel-Width 的作用是指定 Master 設備與 Slave 設備之間數據傳輸的單位. 與 Bus-Width 相似, Master 設備內部的移位寄存器會依據 Channel-Width 自動地把數據從 Master-SSPBUF 里通過 Master-SDO 管腳搬運到 Slave 設備里的 Slave-SDI 引腳, Slave－SSPSR 再把每次接收的數據移入 Slave-SSPBUF里.
   通常情況下, Bus-Width 總是會大于或等于 Channel-Width, 這樣能保證不會出現因 Master 與 Slave 之間數據交換的頻率比地址總線與 Master 之間的數據交換頻率要快, 導致 SSPBUF 里面存放的數據為無效數據這樣的情況.
3. SSPBUF
   我們知道, 在每個時鐘周期內, Master 與 Slave 之間交換的數據其實都是 SPI 內部移位寄存器從 SSPBUF 里面拷貝的. 我們可以通過往 SSPBUF 對應的寄存器 (Tx-Data / Rx-Data register) 里讀寫數據, 間接地操控 SPI 設備內部的 SSPBUF.
   例如, 在發送數據之前, 我們應該先往 Master 的 Tx-Data 寄存器寫入將要發送出去的數據, 這些數據會被 Master-SSPSR 移位寄存器根據 Bus-Width 自動移入 Master-SSPBUF 里, 然后這些數據又會被 Master-SSPSR 根據 Channel-Width 從 Master-SSPBUF 中移出, 通過 Master-SDO 管腳傳給 Slave-SDI 管腳, Slave-SSPSR 則把從 Slave-SDI 接收到的數據移入 Slave-SSPBUF 里. 與此同時, Slave-SSPBUF 里面的數據根據每次接收數據的大小(Channel-Width), 通過 Slave-SDO 發往 Master-SDI, Master-SSPSR 再把從 Master-SDI 接收的數據移入 Master-SSPBUF.在單次數據傳輸完成之后, 用戶程序可以通過從 Master 設備的 Rx-Data 寄存器讀取 Master 設備數據交換得到的數據.
4. Controller
   Master 設備里面的 Controller 主要通過時鐘信號(Clock Signal)以及片選信號(Slave Select Signal)來控制 Slave 設備. Slave 設備會一直等待, 直到接收到 Master 設備發過來的片選信號, 然后根據時鐘信號來工作.
   Master 設備的片選操作必須由程序所實現. 例如: 由程序把 SS/CS 管腳的時鐘信號拉低電平, 完成 SPI 設備數據通信的前期工作; 當程序想讓 SPI 設備結束數據通信時, 再把 SS/CS 管腳上的時鐘信號拉高電平.

03

SPI從機配置方式

3.1 常規多片選模式

上圖所示系統中，主機需要為每一個從機提供單獨的片選信號，一旦主機使能（拉低）片選信號，MOSI/MISO線上的時鐘和數據便可用于所選的從機。如果使能多個片選信號，則MISO線上的數據會被破壞，因為主機無法識別哪個從機正在傳輸數據。

但是，隨著從機數量的增加，來自主機的片選線的數量也增加。這會快速增加主機需要提供的輸入和輸出數量，并限制可以使用的從機數量。可以使用其他技術來增加常規模式下的從機數量，例如使用多路復用器產生片選信號。

3.2 菊花鏈模式

在菊花鏈模式下，所有從機的片選信號連接在一起，數據從一個從機傳播到下一個從機。在此配置中，所有從機同時接收同一SPI時鐘。來自主機的數據直接送到第一個從機，該從機將數據提供給下一個從機，依此類推。

使用該方法時，由于數據是從一個從機傳播到下一個從機，所以傳輸數據所需的時鐘周期數與菊花鏈中的從機位置成比例。例如，在上圖所示的8位系統中，為使第3個從機能夠獲得數據，需要24個時鐘脈沖，而常規SPI模式下只需8個時鐘脈沖。

時鐘周期和通過菊花鏈的數據傳播如下圖所示：

04

SPI的Verilog實現代碼

4.1 SPI目標實現功能

設計4線SPI master 模塊和slave 模塊，要求如下：

1. 主機模塊(master)接口定義：

module spi_master(

input         clk_40k,       //時鐘信號，40kHz

input         rst_n,           //復位信號，低有效

input [7:0] data_in, //主機準備要輸出給從機的數據，8位寬

input  send_start,       //通信使能信號，高有效，寬度為1個時鐘周期(40kHz)，收到該信號后開始一次主從設備通信

output [7:0]  data_out,   //主機從從機接收到的數據，8位寬

output  data_out_vld, //輸出數據有效標志，高電平有效，寬度為1個時鐘周期(40kHz)

output  cs_n,             //從設備片選使能信號，低有效，低電平時選中從設備與主設備進行通信，處于通信狀態時維持低電平

output        sclk,          //同步時鐘，1kHz，空閑時置低電平

input         miso,          //主機當前從從機收到的串行數據

output        mosi          //主機當前發送給從機的串行數據

);

2. 從機模塊(slave)接口定義：

module spi_slave(

input        rst_n,        //復位信號，低有效

input        cs_n,         //從設備片選使能信號

input        sclk,         //SPI時鐘,1kHz空閑時置低電平

input mosi, //從機從主機接收到的串行數據

output       miso,       //從機要發送給主機的串行數據

output [7:0]   reg0_out, //內部寄存器0的值

output [7:0]   reg1_out, //內部寄存器1的值

output [7:0]   reg2_out, //內部寄存器2的值

output [7:0]   reg3_out  //內部寄存器3的值

);

3. 電路功能描述:

Slave模塊中有四個八位內部寄存器（reg0、reg1、reg2、reg3），地址分別為 0~3，master模塊通過SPI總線配置slave模塊中四個寄存器的值，slave寄存器的值直接通過其端口輸出。Master模塊收到send_start信號之后，將數據data_in通過spi總線發送到slave模塊的reg0，然后將data_in循環右移兩位后發送到slave模塊的reg1，然后再將data_in循環右移兩位發送到reg2，最后將data_in再循環右移兩位發送到reg3。至此，master完成對slave中所有寄存器的配置。然后master再通過spi總線將slave中reg2的數據讀出來，通過data_out輸出，并同時給出一個周期寬度的data_out_vld。

4. SPI傳輸格式:

SPI每幀數據包含16位，最先發送的第0位為讀寫控制位，該位為0代表master向slave寫數據，為1則代表master從slave讀數據；隨后發送的第1-7位為地址位，先發高位地址再發低位地址，9-16位為數據位，高位數據先發。所有數據均在sclk的上升沿產生，下降沿采樣。

SPI寫數據格式如圖所示：

SPI讀數據格式如圖所示：

4.2 Verilog代碼

1. 主模塊（SPI_master）：

module spi_master(

input         clk_40k,     

input         rst_n,        

input  [7:0]  data_in,      

input         send_start,  



output [7:0]  data_out,     

output        data_out_vld,

output        cs_n,

output        sclk,         



input         miso,       

output        mosi

);

reg cs_n_r;

reg sclk_r;

reg mosi_r;

reg data_out_vld_r;

reg [7:0] data_out_r;

reg wr_rd;

reg [1:0] reg_num;

reg [6:0] clk_cnt;

reg [3:0] bit_cnt;

reg [7:0] rx_data;

reg [15:0] tx_data;

parameter reg0 = 2'd0;

parameter reg1 = 2'd1;

parameter reg2 = 2'd2;

parameter reg3 = 2'd3;

parameter reg0_address = 7'b0000000; //address of reg0

parameter reg1_address = 7'b0000001; //address of reg1

parameter reg2_address = 7'b0000010; //address of reg2

parameter reg3_address = 7'b0000011; //address of reg3

//cs_n

assign cs_n = cs_n_r;

always @ (posedge clk_40k or negedge rst_n)

begin

if(~rst_n)

cs_n_r <= 1'b1;

else if(send_start)

cs_n_r <= 1'b0;

else if(data_out_vld_r)

cs_n_r <= 1'b1;

end

//clk_cnt

always @ (posedge clk_40k or negedge rst_n)

begin

if(~rst_n)

clk_cnt <= 7'b0;

else if(cs_n_r)

clk_cnt <= 7'b0;

else if(clk_cnt == 7'd39)

clk_cnt <= 7'b0;

else

clk_cnt <= clk_cnt + 1'b1;

end

//bit_cnt

always @ (posedge clk_40k or negedge rst_n)

begin

if(~rst_n)

bit_cnt <= 4'b0;

else if(clk_cnt == 7'd39)

bit_cnt <= bit_cnt + 1'b1;

end

//sclk

assign sclk = sclk_r;

always @ (posedge clk_40k or negedge rst_n)

begin

if(~rst_n)

sclk_r <= 1'b0;

else if(clk_cnt == 7'd19 || clk_cnt == 7'd39)

sclk_r <= ~sclk_r;

end

//wr_rd

always @ (posedge clk_40k or negedge rst_n)

begin

if(~rst_n)

    wr_rd <= 1'b0;

else if(cs_n_r)

    wr_rd <= 1'b0;

else if(reg_num == reg3 && bit_cnt == 4'd15 && clk_cnt == 7'd39)

    wr_rd <= 1'b1;

end

//send

//reg_num

always @ (posedge clk_40k or negedge rst_n)

begin

if(~rst_n)

    reg_num <= reg0;

else if(cs_n_r)

    reg_num <= reg0;

else if(bit_cnt == 4'd15 && clk_cnt == 7'd39)

case(reg_num)

    reg0:reg_num <= reg1;

    reg1:reg_num <= reg2;

    reg2:reg_num <= reg3;

    reg3:reg_num <= reg0;

endcase

end

//tx_data

always @ (posedge sclk_r or negedge rst_n)

begin

if(~rst_n)

    tx_data <= 16'b0;

else if(wr_rd && bit_cnt == 4'd0)

    tx_data <= {1'b1,reg2_address,8'b0};

else if(~wr_rd && bit_cnt == 4'd0)

case(reg_num)

    reg0:tx_data <= {1'b0,reg0_address,data_in};

    reg1:tx_data <= {1'b0,reg1_address,data_in[1:0],data_in[7:2]};

    reg2:tx_data <= {1'b0,reg2_address,data_in[3:0],data_in[7:4]};

    reg3:tx_data <= {1'b0,reg3_address,data_in[5:0],data_in[7:6]};

endcase

else

    tx_data <= {tx_data[14:0],tx_data[15]};

end

//mosi

assign mosi = tx_data[15];

//recieve

//rx_data

always @ (posedge sclk_r or negedge rst_n)

begin

if(~rst_n)

    rx_data <= 8'b0;

else if(wr_rd)

    rx_data <= {rx_data[6:0],miso};

end

//data_out_vld

assign data_out_vld = data_out_vld_r;

always @ (posedge clk_40k or negedge rst_n)

begin

if(~rst_n)

    data_out_vld_r <= 1'b0;

else if(wr_rd && bit_cnt == 4'd15 && clk_cnt == 7'd39)

    data_out_vld_r <= 1'b1;

else

    data_out_vld_r <= 1'b0;

end

//data_out

assign data_out = data_out_r;

always @ (posedge clk_40k or negedge rst_n)

begin

if(~rst_n)

    data_out_r <= 8'b0;

else if(wr_rd && bit_cnt == 4'd15 && clk_cnt == 7'd39)

    data_out_r <= rx_data;

end

endmodule