本應(yīng)用筆記介紹了達拉斯半導體DS80C320高速微控制器與外部程序存儲器配合使用時的情況。由于該器件的高速，需要檢查關(guān)鍵的存儲器接口時序約束。本應(yīng)用筆記討論DS80C320，但適用于所有達拉斯半導體微控制器。

介紹

達拉斯半導體的DS80C320處理器由于吞吐量的提高，提供了廣泛的新應(yīng)用機會。然而，速度的提高還需要注意與處理器接口的內(nèi)存的時序要求。本應(yīng)用筆記確定了與存儲器接口相關(guān)的關(guān)鍵時序路徑，并確定了各種CPU晶體頻率所需的存儲器速度。

DS80C320處理器系統(tǒng)的典型配置如圖1所示。32K x 8 EPROM用于保存程序信息，8K x 8靜態(tài)RAM用于數(shù)據(jù)存儲。存儲器地址的最低有效字節(jié)（LSB）與處理器引腳AD7至AD0上的數(shù)據(jù)進行時間復用。來自處理器的信號ALE在總線上放置新地址之前變?yōu)楦唠娖剑趧h除新地址之前變?yōu)榈碗娖健Ｔ趫D1中，ALE變低的作用用于將地址鎖存到74HCT373 8位透明鎖存器中。然后，74HCT373向存儲器提供鎖存地址輸出，而AD7至AD0 CPU總線則傳輸數(shù)據(jù)。地址的 MSB 不是多路復用的，可在端口引腳 P2.7 到 P2.0 （A15-A9） 上使用。

圖1.典型的DS80C320系統(tǒng)配置

程序存儲器

DS80C320與EPROM程序存儲器接口時所使用的部分信號如圖2所示。可以看出，顯示了兩種鎖存技術(shù)（HCT 和 F）的時序關(guān)系。為此閂鎖選擇的技術(shù)對于內(nèi)存選擇至關(guān)重要。74HCT373從輸入到輸出（D至Q）的最壞情況傳播延遲為44 ns，而74F373為8 ns。這會導致內(nèi)存地址訪問時序要求明顯不同，具體取決于所使用的系列。檢查DS80C320數(shù)據(jù)資料中的時序參數(shù)，可以發(fā)現(xiàn)指令必須在60 ns內(nèi)讀入處理器（參數(shù)為AVIV1=3噸中聯(lián)-27)1，假設(shè)時鐘為 33 MHz2.如果減去通過HCT鎖存器的44 ns傳播延遲，則得出所需的地址訪問時間為26 ns。

圖2.程序存儲器接口定時。

雖然可以使用訪問時間為26 ns或更短的EPROM器件，但它們可能很昂貴。解決此時序約束的一種簡單且更具成本效益的方法是使用更快的鎖存技術(shù);例如74F373。使用與上述相同的分析，如果從 t 中減去 F373 鎖存器的傳播延遲 8 ns。AVIV1參數(shù) （64 ns） 您得出的地址訪問要求為 56 ns。這比26 ns更容易實現(xiàn)。

還有另一個時序約束建議在更快的應(yīng)用中使用“F”型器件。在 74HCT373 鎖存器上，鎖存使能 （ALE） 變低后輸入所需的最短保持時間可能高達 13 ns。鎖存器的輸入，即處理器外的地址，一直保持，直到由內(nèi)存輸出驅(qū)動。此輸出由/PSEN使能。再次參考數(shù)據(jù)手冊，可以看出，ALE下降后，/PSEN可能會在0.5 ns內(nèi)發(fā)生（參數(shù)tLLPL).如果存儲器輸出在/PSEN啟用后立即開始驅(qū)動總線，則可能只有0.5 ns的保持時間。這顯然違反了閂鎖的要求。雖然可以合理地假設(shè)在存儲器輸出驅(qū)動總線之前會有一些延遲，但這不是指定的（或經(jīng)過測試的）參數(shù)。因此，將假設(shè)保守估計為5 ns。根據(jù)上面的數(shù)字和tLLPL參數(shù)的公式（0.25t中聯(lián)-7），可以計算出 19.23 MHz 及以下的時鐘頻率將允許足夠的保持時間以滿足 74HCT373 鎖存器的要求。請注意，74F373鎖存器的保持時間為3 ns，在所有條件下都滿足。

從上面的分析中，您可以選擇19.32 MHz作為鎖存技術(shù)切換點，但是，沒有這樣做是有原因的。回到地址訪問方程（3t中聯(lián)-24），可以計算出，如果將 74HCT373 鎖存器用于高于 16.31 MHz 的頻率，則需要 90 ns 或更快的存儲設(shè)備。因此，作為鎖存速度和EPROM速度之間的權(quán)衡，建議將74F373鎖存器（比快速EPROM便宜）用于大于或等于16.31 MHz的晶體頻率，而74HCT373則用于較低頻率。

如圖1所示，/PSEN使能EPROM的輸出，因此在選擇器件時還必須考慮該信號的時序。DS80C320數(shù)據(jù)資料規(guī)定，從/PSEN低電平到有效指令的時間不得超過70 ns（參數(shù)t普利夫).因此，這是存儲器/OE引腳允許的最長訪問時間。總之，所選EPROM的兩個時序要求是地址訪問時間必須小于92 ns，/OE訪問時間必須小于70 ns。查看EPROM數(shù)據(jù)手冊時，可以看出常見的訪問時間組合（地址訪問，/OE訪問）為55，35;70,40;90,40;120,50;150,65;200,75;和 250，100 納秒。55、35器件滿足DS80C320上33 MHz時鐘的兩種時序要求，是推薦的選擇。

表 1 顯示了針對各種處理器時鐘頻率推薦的最慢 EPROM 內(nèi)存速度。如果由于某種原因需要比推薦的設(shè)備更快地使用設(shè)備，這是可能的。對于本文檔，假定可用的內(nèi)存速度（分別來自地址和/OE的最大訪問時間）為上述速度，但是，可以使用滿足這兩個要求的任何組合。在表 1 中，以粗體顯示的內(nèi)存速度是推薦的配置。

應(yīng)該注意的是，通常可以通過保持/OE引腳保持活動狀態(tài)并使用/CS引腳控制器件來降低EPROM的功耗。然而，在執(zhí)行此操作時，必須更仔細地考慮來自/CS的訪問時間。/CS訪問時間通常與地址訪問時間幾乎相同（即比/OE訪問慢得多）。如果功耗是系統(tǒng)的主要考慮因素，則可以選擇速度更快的器件，并使用/CS來選擇芯片。

數(shù)據(jù)存儲器

選擇數(shù)據(jù)存儲器（RAM）器件與DS80C320接口比選擇EPROM器件容易得多，因為處理器具有靈活性。DS80C320具有獨特的功能，允許應(yīng)用軟件調(diào)整訪問數(shù)據(jù)存儲器的速度。該處理器能夠在短短兩個指令周期（八個振蕩器時鐘）內(nèi)執(zhí)行 MOVX 指令。但是，可以根據(jù)需要“拉伸”此值，以便無需粘附邏輯即可訪問快速內(nèi)存和慢速內(nèi)存或外設(shè)。上電時，DS80C320默認為拉伸值1，產(chǎn)生三周期MOVX指令。此默認條件是為了方便可能沒有快速 RAM 的現(xiàn)有設(shè)計。對于需要最大性能的用戶，可以通過軟件選擇零的拉伸值，從而產(chǎn)生兩個機器周期的MOVX指令。即使在高速系統(tǒng)中，也可能沒有必要或不希望全速執(zhí)行數(shù)據(jù)存儲器訪問。此外，還有各種存儲器映射外設(shè)，如LCD顯示器或UART，速度不夠快，無法跟上DS80C320的全速。這種靈活性允許用戶根據(jù)需要以一些性能換取較慢的數(shù)據(jù)RAM。

為了獲得最佳性能，即將兩個機器周期的數(shù)據(jù)存儲器訪問編程到處理器中，MOVX指令的獲取需要一個機器周期，留下一個機器周期用于存儲器讀取或?qū)懭搿榱朔治鰯?shù)據(jù)存儲器的時序要求，可以假設(shè)遵循了表1中的建議。這意味著 74F373 鎖存器用于 16.31 MHz 以上的時鐘頻率。單周期數(shù)據(jù)存儲器讀取示意圖如圖3所示，單周期數(shù)據(jù)存儲器寫入示意圖如圖4所示。

圖3.讀取數(shù)據(jù)存儲器。

圖4.數(shù)據(jù)存儲器寫入。

請注意，術(shù)語 t監(jiān)控系統(tǒng)用于數(shù)據(jù)手冊和后續(xù)公式。這是一個術(shù)語，表示為每個拉伸周期添加的時間間隔。例如，如果拉伸為 0，則 t監(jiān)控系統(tǒng)為零，方程保持不變。如果拉伸為 1，則 t監(jiān)控系統(tǒng)等于 2t中聯(lián)，并且方程增加了這個量。t 的值監(jiān)控系統(tǒng)增加4t中聯(lián)每增加一個拉伸周期。

通過分析，可以確定有四個SRAM時序參數(shù)是必要且足以滿足DS80C320在大多數(shù)情況下的時序要求。在以下對這些要求的討論中，使用了最壞情況下的時序條件，即33 MHz時鐘和零拉伸周期。對于數(shù)據(jù)讀取操作，DS80C320預(yù)計從地址更改到有效數(shù)據(jù)可用的時間為64 ns（tAVDV1=3噸中聯(lián)-27）或更少。如果從此參數(shù)中減去 74F373 鎖存器 （8 ns） 從 D 到 Q 的傳播延遲，您將獲得內(nèi)存地址訪問 （t機 管 局） 要求 56 ns。同樣，DS80C320預(yù)計從/RD信號變?yōu)榈碗娖降綇拇鎯ζ鹘邮盏接行?shù)據(jù)的時間為35 ns（tRLDV=2噸中聯(lián)-25）或更少。由于處理器的/RD信號與存儲器的/OE引腳相連，因此存儲器必須具有輸出使能訪問時間（tOE） 小于 40 ns。DS80C320讀取數(shù)據(jù)后，SRAM必須在25 ns內(nèi)放棄總線（t熱療=t中聯(lián)-5).這決定了SRAM參數(shù)呵呵??小于 25 ns。對于寫入，處理器將提供 49 ns 的最小寫入脈沖 （t哇??=2噸中聯(lián)-11），等于所需的最小寫入脈沖寬度 （t可濕性粉劑）的 SRAM。基于這四個計算參數(shù)和表2所示的假設(shè)SRAM速度，可以針對許多不同的時鐘頻率確定適當?shù)乃俣绕骷１?3 中給出了推薦的 RAM 速度的摘要。

表3說明了即使使用33 MHz時鐘，如果使用單個拉伸周期（默認條件），也可能選擇相對較慢的SRAM器件。如果性能不是系統(tǒng)的主要考慮因素，或者數(shù)據(jù)存儲器訪問只是整體處理要求中微不足道的一部分，那么使用拉伸周期可能會提供更具成本效益的解決方案。

其他注意事項

在編寫本應(yīng)用筆記時，注意到一些EPROM器件具有極長的“關(guān)斷”時間。如果為 33 MHz 系統(tǒng)選擇的 EPROM 的“輸出禁用至浮動”時間大于 25 ns（參數(shù) tPXIZ=t中聯(lián)-5），處理器的 AD7-AD0 總線上將發(fā)生總線爭用。在大多數(shù)情況下，這只會導致更高的功耗。但是，在某些情況下，內(nèi)存的地址設(shè)置時間可能會受到影響，因此需要更快的內(nèi)存。解決此問題的最簡單方法是使用具有所需關(guān)斷時間的設(shè)備，但存在另一種可能的解決方案。74F244驅(qū)動器可以放置在EPROM的輸出和處理器的數(shù)據(jù)總線之間，如圖5所示。74F244 的輸出在最大 8 ns 內(nèi)關(guān)閉，從而幾乎立即釋放處理器的總線并消除爭用。

圖5.快速關(guān)閉 EPROM。

本應(yīng)用筆記中使用的所有時序計算均基于DS80C320數(shù)據(jù)資料中的公式。數(shù)據(jù)手冊中給出的時序規(guī)格假設(shè)指定信號的容性負載大致相等。如果使用圖1的配置，則可以實現(xiàn)這一點。但是，如果任何信號連接到附加負載，則應(yīng)評估包括附加器件在內(nèi)的容性負載。如果存在顯著差異，則應(yīng)在關(guān)鍵路徑分析中使用額外的裕量，并選擇適當?shù)膬?nèi)存速度。

對于較舊或非常規(guī)的SRAM器件，在寫入激活之前確認其他重要的時序參數(shù)（如數(shù)據(jù)設(shè)置）可能是明智的。對于所調(diào)查的設(shè)備，滿足上述四個參數(shù)將使設(shè)備有資格使用。

公式摘要

對于希望使用上表中未顯示的晶體頻率計算存儲器速度要求的用戶，以下公式提供了所需信息的簡明摘要。這些時間適用于零拉伸周期。所選的存儲設(shè)備必須具有地址訪問時間（基于F373或HCT373的使用）、/OE訪問時間、/WE時間和小于或等于計算值的總線釋放時間。再次注意 t中聯(lián)是時鐘的周期。

審核編輯：郭婷