本文主要介紹DRAM的存儲原理、存儲電容、存儲結構等內(nèi)容，后續(xù)會針對SDRAM和DDR等具體類型進行詳細介紹。

1、概述

DRAM包括：SDRAM、DDRx、SDR、LPDDRx、LPSDR、GDDR、RLDRAMx（Reduced Latency DRAM）、EDO DRAM、FPM DRAM、Mobile DRAM等等。

主存DRAM由大至小，由上往下可做以下拆分：channel→DIMM→rank→chip→bank→row/column。

2、DRAM存儲原理

DRAM的結構大致分為兩種：1T1C和3T1C，詳見下圖。

1T1C（1 Transistor -1 Capacitor）的大致原理是：當Word Line選通時，晶體管導通，從而可以從Bit Line上讀取存儲在電容上的位信息。

3T1C（3 Transistor -1 Capacitor）使用三個晶體管作為開關，這樣設計的優(yōu)點是：當讀取存儲在電容上的位信息時，不會影響電容上的電荷，從而讀后不需要對單元進行precharge。但是由于1T1C的結構比3T1C的結構面積節(jié)省很多，因此現(xiàn)代DRAM中常用的還是1T1C結構。

DRAM的信息是存儲在電容當中的，而電容中的電荷會因為漏電流的存在而逐漸漏掉，因此需要不斷refresh（刷新），這也是DRAM稱為動態(tài)的原因。例如，90nm工藝下，DRAM的cell單元的電容量是30pF，它的漏電流是1fA，漏光的時間是隨著溫度的變化而變化的?，F(xiàn)在的DRAM的刷新時間一般是32ms或者64ms。

3、DRAM存儲電容

關于存儲電容在現(xiàn)代業(yè)界也沒有統(tǒng)一，存在兩大陣營，分別是堆電容（Stacked Capacitor）與溝電容（Trench Capacitor），像三星這樣的公司使用前者。因為這兩種電容在任何DRAM中都是存在的而且是需要考慮到的。trench電容是存在于深入到硅下面的，而stacked電容是存在于不同的多晶硅層中間。這兩種電容分別有自己的優(yōu)缺點：

trench電容是深入到硅下面的，相當于從二維到三維的拓展，可以保證在相同的電荷容量下，面積小，成本低，由于其表面平坦更易制造，使它更易集成到邏輯優(yōu)化工藝技術里。由于深入到硅下面的，在上層的邏輯電路結構形成之前就存在，與上層電路無關，有利于電路優(yōu)化。

堆電容是在硅表面形成像高層建筑那樣的結構，可以有效地利用芯片面積，但工藝復雜，成本較高。關于stacked電容，由于是存在不同的多晶硅層之間的，因此bitline與多晶硅之間也會存在電容，且這種電容屬于stacked電容。

溝電容（Trench Capacitor）的示意如下圖所示：


堆電容（Stacked Capacitor）的示意如下圖所示：

平面型、襯底基板深槽型、深槽型、堆疊型、電容器在位線上方堆疊型的具體示意如下圖所示：

由于每個Bitline上連著很多并聯(lián)的Bitline Capacitor，因此存儲電容大小遠比Bitline電容小，大約只有1/10。所以當transistor選通時，存儲在存儲電容上的電荷傳輸?shù)紹itline時，Bitline上的電壓變化很小，需要使用差分比較放大器（此差分比較放大器非模擬集成電路中的差放，而是通過跟參考電壓作對比）。

DRAM的行選通和列選通信號將使存儲電容與外界間的傳輸電路導通，從而可進行放電（讀?。┖统潆姡▽懭耄?/p>

在高密度的DRAM中，存儲器的單元電容決定了讀出信號電壓、讀出速度、數(shù)據(jù)保持時間和抗軟錯誤容限。每一個存儲單元堆電容或溝電容容量為fF級（一般認為必須大于25fF）。增加單元電容的一個主要策略是增加存儲器單元電容器的面積和降低介質(zhì)薄膜厚度（單位為F：FeatureLength，F(xiàn)2：Feature Dimension）。

DRAM內(nèi)部結構如下圖所示：

4、L-Bank&P-Bank

4.1、邏輯BANK

在芯片的內(nèi)部，DRAM的數(shù)據(jù)是以bit為單位寫入一張大的矩陣中，每個單元我們稱為CELL，只要指定一個行（Row），再指定一個列（Column），就可以準確地定位到某個CELL，這就是內(nèi)存芯片尋址的基本原理。這個陣列我們就稱為內(nèi)存芯片的BANK，也稱之為邏輯BANK（Logical BANK）。由于工藝上的原因，這個陣列不可能做得太大，所以一般內(nèi)存芯片中都是將內(nèi)存容量分成幾個陣列來制造，也就是說內(nèi)存芯片中存在多個邏輯BANK，隨著芯片容量的不斷增加，邏輯BANK數(shù)量也在不斷增加，目前從32MB到1GB的芯片基本都是4個，只有早期的16Mbit和32Mbit的芯片采用的還是2個邏輯BANK的設計，譬如三星的兩種16MB芯片：K4S161622D（512K×16Bit×2 BANK）和K4S160822DT（1M×8bit×2 BANK）。芯片組本身設計時在一個時鐘周期內(nèi)只允許對一個邏輯BANK進行操作（實際上芯片的位寬就是邏輯BANK的位寬），而不是芯片組對內(nèi)存芯片內(nèi)所有邏輯BANK同時操作。邏輯BANK的地址線是通用的，只要再有一個邏輯BANK編號加以區(qū)別就可以了（BANK0到BANK3）。但是這個芯片的位寬決定了一次能從芯片內(nèi)部讀出多少數(shù)據(jù)，并不是內(nèi)存芯片里所有單元的數(shù)據(jù)一次全部能夠讀出。

每個邏輯BANK有8M個單元格（CELL），一些廠商（比如現(xiàn)代/三星）就把每個邏輯BANK的單元格數(shù)稱為數(shù)據(jù)深度（Data Depth），每個單元由8bit組成，那么一個邏輯BANK的總容量就是64Mbit（8M×8bit），4個邏輯BANK就是256Mbit，因此這顆芯片的總容量就是256Mbit（32MB）。

內(nèi)存芯片的容量是一般以bit為單位的?？梢愿鶕?jù)芯片上的標識知道，這個芯片有幾個邏輯BANK，每個邏輯bank的位寬是多少，每個邏輯BANK內(nèi)有多少單元格（CELL），比如64MB和128MB內(nèi)存條常用的64Mbit的芯片就有如下三種結構形式：

16M×4bit=4M×4bit×4banks

8M×8bit=2M×8bit×4banks

4M×16bit=1M×16bit×4banks

存儲單元數(shù)量=行數(shù)×列數(shù)（一個L-Bank的存儲單元數(shù)量）×L-Bank的數(shù)量。芯片邏輯BANK位寬目前的工藝水平只能最多做到16位，因此大家看到幾乎所有的芯片邏輯BANK位寬只可能4/8/16三者之一。以前16Mbit的芯片基本采用的單個芯片兩個邏輯BANK，但是到了64Mbit基本就都是4個邏輯BANK設計了。

4.2、物理BANK

內(nèi)存系統(tǒng)為了保證CPU正常工作，必須一次傳輸完CPU在一個傳輸周期內(nèi)所需要的數(shù)據(jù)，而CPU在一個傳輸周期能接收的數(shù)據(jù)容量就是CPU數(shù)據(jù)總線的位寬，這個位寬就稱為物理BANK的位寬。

本文主要介紹DRAM的存儲原理、存儲電容、存儲結構等內(nèi)容。后續(xù)會針對SDRAM和DDR等具體類型進行詳細介紹。

審核編輯：劉清