為高速ADC設計清潔電源可能具有挑戰性，因為目前設計人員可以使用如此多的電源選項。當使用高效開關電源而不是傳統的LDO時，這一點尤其重要。此外，大多數ADC沒有充分規定高頻電源抑制，這是選擇適當電源時的一個關鍵因素。

本技術文章介紹測量轉換器交流電源抑制的技術，從而建立轉換器電源噪聲靈敏度的基準。對實際電源進行了簡單的噪聲分析，向用戶展示如何在設計中應用這些數字，以驗證電源是否適合所選的轉換器?？傊?，本文描述了一些簡單的指南，以便為用戶提供一些設計高速轉換器電源的指導。

當今的許多應用都需要分辨率為12位或更高的高速采樣模數轉換器（ADC），因為更高的分辨率允許用戶開發更精確的系統測量。不幸的是，更高的分辨率也意味著系統對噪聲更敏感。系統分辨率每增加一位，例如從12位增加到13位，系統靈敏度就會提高兩倍。因此，在使用ADC進行設計時，設計人員必須考慮來自經常被遺忘的噪聲源——系統電源的噪聲貢獻。ADC是敏感器件，每個輸入（即模擬、時鐘和電源）應一視同仁，以實現數據手冊中規定的最佳性能。噪聲源豐富，可以有多種形式，并且會發射或輻射影響性能。

圖1.

當今電子世界的所有嗡嗡聲和炒作都是新的低成本設計正在“走向綠色”。在便攜式應用中，保持低功耗需要更少的熱管理，保持電源效率最大化和電池滿意。然而，大多數ADC數據手冊建議使用線性電源，因為它們的噪聲低于開關型電源的噪聲，在某些情況下可能完全正確。然而，新的技術進展已經證明，開關電源可用于通信和醫療應用（參見“參考”部分中的“如何在ADC中測試電源抑制比（PSRR）”一文）。

本文 介紹 了 不同 的 測試 測量 方法， 這些 方法 對于 理解 高速 ADC 的 電源 設計 至關重要。通常稱為電源抑制比（PSRR）和電源調制比（PSMR），這兩種測試都有助于確定轉換器對電源軌的噪聲影響有多敏感，以及確定電源軌必須有多安靜才能實現ADC本身的預期性能。

仔細觀察模擬電源引腳

通常，不將電源引腳視為輸入。但事實確實如此。它對噪聲和失真與時鐘和模擬輸入引腳一樣敏感。盡管進入電源引腳的信號本質上是直流的，并且通常不會在重復的莊園中波動，但它仍然具有一些有限的噪聲和失真，依賴于直流偏置。這種噪聲可能是固有的或外在的，這將影響轉換器的性能。

想想轉換器采樣時鐘信號上存在噪聲或抖動的經典示例。采樣時鐘上的抖動既可以表現為近端噪聲，也可以表現為寬帶噪聲。兩者都取決于所使用的振蕩器和系統時鐘電路。即使將理想的模擬輸入信號提供給理想ADC，時鐘雜質也會在輸出頻譜上得到解決，如圖2所示。

圖2.采樣時鐘噪聲對理想數字化正弦波的影響

這個數字的推論是電源引腳。用模擬電源引腳（AVDD）代替圖2中的采樣時鐘輸入引腳。同樣的機制在這里也適用，任何噪聲，無論是近端還是寬帶，都會在這個卷積莊園的輸出頻譜上顯示出來。但是，存在差異;可以將電源引腳視為具有40 dB至60 dB衰減器的寬帶輸入引腳（取決于工藝和電路拓撲）。在一般的MOS電路結構中，任何源極或漏極引腳本質上都是與信號路徑隔離（阻性）的，因此與柵極引腳或信號路徑相比，提供了大量的衰減。有人假設該設計采用正確類型的電路結構，以最大限度地提高隔離度。某些類型（如共源）可能不太適合電源噪聲明顯的情況，因為電源通過電阻元件偏置，然后電阻元件連接到輸出級，參見圖3和圖4。AVDD引腳上的任何調制、噪聲等都可能更容易顯示出來，并影響本地和/或相鄰電路。這就是為什么總是有理由了解和尋求轉換器的PSRR數據。

圖3.不同的電路拓撲—實現 A

圖4.不同的電路拓撲—實現 B

由于不同的實現方式表明，由于寄生R、C和失配，存在不同的頻率特性。請記住，流程也變得越來越小，工藝幾何形狀越小，可用的帶寬和速度就越多?？紤]到這一點，這意味著更低的電源和更小的閾值。那么，為什么不將電源節點視為高帶寬輸入，類似于采樣時鐘或模擬輸入引腳。

電源抑制定義

有一些術語控制著當電源軌上存在噪聲時ADC的性能。它們是PSRR-dc，PSRR-ac和PSMR。PSRR-dc是電源電壓變化與由此產生的ADC增益或失調誤差變化之比。這可以用最低有效位 （LSB） 的分數、百分比或對數表示，以 dB （PSR = 20 × log10 （PSRR）） 表示，通常以直流表示。

但是，這種方法只能揭示ADC的一個指定參數如何隨電源電壓的變化而變化，因此無法證明轉換器的魯棒性。更好的方法是通過在直流電源PSRR-AC頂部加載交流信號來測試電源抑制，從而通過轉換器電路主動耦合信號（噪聲源）。這種方法本質上是練習轉換器的衰減，將自己視為在某個給定幅度下高于轉換器本底噪聲的雜散（噪聲）。這表現為轉換器在給定一定量的注入噪聲和幅度的情況下中斷。這也使設計人員能夠深入了解電源噪聲會對信號產生多大影響或增加信號。PSMR以不同的方式影響轉換器，它告訴設計人員轉換器在施加模擬輸入信號進行調制時對電源噪聲效應的敏感程度。這種效應表現為施加到轉換器的IF頻率周圍的調制，如果電源設計不仔細，可能會對載波邊帶內或周圍造成嚴重破壞。

總之，電源噪聲的測試和處理應與轉換器的任何其他輸入一樣。用戶必須了解系統電源的噪聲。否則，電源噪聲將增加轉換器本底噪聲并限制整個系統的動態范圍。

電源測試

圖6顯示了系統板上ADC的PSRR測量結果。每個電源都單獨測量，以便在交流信號位于被測電源上時更好地了解ADC的動態行為。從高電容值開始，例如100 μF非極化電解。對于電感，使用1 mH作為直流電源的交流阻斷器。這通常稱為偏置T，可以在封裝連接器外殼中購買。

使用示波器測量交流信號的幅度，將示波器探頭施加到電源進入被測ADC電源引腳的點。為簡單起見，將電源上的交流信號量定義為與轉換器輸入滿量程相關的值。例如，如果ADC的滿量程為2 V p-p，則使用200 mV p-p或?20 dB。接下來，在轉換器的輸入接地（未施加模擬信號）的情況下，尋找來自本底噪聲/FFT頻譜的測試頻率處的誤差雜散，如圖5所示。要計算PSRR，只需從FFT頻譜上的誤差雜散值中減去?20 dB。例如，如果誤差雜散出現在距本底噪聲的?80 dB處，則PSRR為?80 dB ? ?20 dB或?60 dB（PSRR = 誤差雜散（dB）?示波器測量（dB））。?60 dB的值可能看起來不多，但讓我們看一下電壓，它相當于1 mV/V（或10?60/20），這對于任何轉換器數據手冊中的PSRR規格都并不少見。

圖5.PSRR—FFT 頻譜示例

圖6.典型的 PSRR 測試設置

下一步是改變交流信號的頻率和幅度，以便表征系統板中ADC的PSRR。大多數數據手冊編號都是典型的，可能只指定最壞的工作條件或性能最差的電源。例如，相對于其他電源，5 V模擬電源可能最差。確保指定了所有耗材，如果未完全指定，請向工廠索取此數據。這將允許設計人員對每個電源設置適當的設計約束。

請記住，在使用液相色譜配置時，測試PSRR/PSMR有一個缺點。掃描目標頻段時，波形發生器輸出端所需的信號電平可能需要非常高，才能在ADC電源引腳上達到所需的輸入電平。這是因為LC排列將在某個頻率下形成陷波濾波器，具體取決于所選值。這大大增加了陷波處的接地電流，而陷波處的接地電流可能會進入模擬輸入。要解決此問題，只需在導致測量困難的頻率下進行測試時交換新的LC值即可。這里還應該注意的是，LC網絡的損耗也是在直流時引起的。請記住測量ADC電源引腳上的直流電源，以補償該損耗。例如，在LC網絡之后，5 V電源在系統主板上的讀數可能僅為4.8 V。只需將電源電壓向上移動即可補償損耗。

PSMR的測量方式與PSRR基本相同。但是，當測量PSMR時，模擬輸入頻率被施加到測試設置中，如圖7所示。

圖7.典型的 PSMR 測試設置

另一個區別是僅在低頻下施加的調制或誤差信號，以便查看該信號與施加到轉換器的模擬輸入頻率的混合效應。此測試通常使用 1 kHz 至 100 kHz 頻率。只要誤差信號和混頻產物可以在基波周圍看到，該誤差信號的幅度就可以相對恒定。但是，為了檢查以確保該值恒定，可能需要更改施加的調制誤差信號的幅度。為了獲得最終結果，最高（最差）調制雜散幅度相對于基波之間的差異將決定PSMR規格。測量的PSMR FFT頻譜示例如圖8所示。

圖8.PSMR—部分FFT頻譜示例

電源噪聲分析

對于轉換器乃至系統來說，重要的是任何給定輸入端的噪聲都不會影響性能。既然已經定義了PSRR和PSMR并了解了其重要性，那么將描述一個示例來理解如何應用測量的數字。

以下示例顯示了在了解滿足系統設計需求的電源噪聲時要尋找的內容以及如何設計正確的方法。

首先選擇一個轉換器，然后選擇穩壓器、LDO、開關穩壓器等。不是任何監管機構都會這樣做。從數據手冊中，檢查穩壓器的噪聲和紋波規格，以及開關頻率（如果使用開關穩壓器）。典型穩壓器在100 kHz帶寬內可能具有10 μV rms噪聲。假設噪聲為白噪聲，則相當于目標頻帶上的噪聲密度為31.6 nV rms/√Hz。

接下來，檢查轉換器的電源抑制規格，了解轉換器性能會因電源噪聲而下降的地方。60 dB （1 mV/V） 是第一奈奎斯特區 f 上大多數高速轉換器的典型值S/2.如果未給出，請按照前面所述進行測量或詢問工廠聯系人。

使用具有2 V p-p滿量程輸入范圍、78 dB SNR和125 MSPS采樣速率的16位ADC，本底噪聲為11.26 nV rms。來自任何來源的噪聲必須保持在低于此值的水平，以防止轉換器看到它。在第一個奈奎斯特區，轉換器噪聲為89.02 μV rms （11.26 nV rms/√Hz） × √ （125 MHz/2）。雖然穩壓器的噪聲（31.6 nV/√Hz）是轉換器的兩倍以上，但請記住考慮轉換器的60 dB PSRR，這會將開關穩壓器的噪聲抑制到31.6 pV/√Hz（31.6 nV/√Hz× 1 mV/V）。該噪聲遠小于轉換器的本底噪聲，因此穩壓器的噪聲不會降低轉換器的性能。

電源濾波、接地和布局也很重要。在ADC電源引腳上增加0.1 μF電容將降低噪聲，甚至低于之前計算的噪聲。請記住，某些電源引腳比其他引腳消耗更多的電流或更敏感。因此，請謹慎使用去耦，但要注意，某些電源引腳上可能需要額外的去耦電容。在電源輸出端添加一個簡單的LC濾波器也有助于降低噪聲。但是，當使用切換器時，級聯濾波器將進一步抑制噪聲。請記住，每增加一級，增益約為20 dB/十倍頻程。

關于分析的最后一點是，這僅適用于單個轉換器。如果系統中涉及多個轉換器或通道，情況就會發生變化。例如，超聲波采用許多ADC通道，這些通道以數字方式求和以增加動態范圍。這實質上的作用是，每次通道數加倍時，轉換器/系統的本底噪聲就會降低3 dB。例如，使用前面的示例，如果使用兩個轉換器，轉換器的本底噪聲將為一半（?3 dB），如果使用四個轉換器，則為?6 dB。這是正確的，因為每個轉換器都可以被視為不相關的噪聲源。不相關的噪聲源可以是RSS或和方根，因為這些噪聲源是獨立的，彼此之間沒有瞬時關系。最后，隨著通道數量的增加，系統的本底噪聲降低并變得更加敏感，這很快就會對電源施加更重的設計約束。

結論

無法確保在應用中消除所有電源噪聲。任何系統都不能完全免受不必要的電源相互作用的影響。因此，作為ADC的用戶，設計人員必須在電源設計和布局階段積極主動。以下是一些有用的技巧，可幫助您最大限度地提高 PC 板對電源變化的抗擾度：

去耦系統主板上的所有電源軌和總線電壓。

請記住，每增加一個濾波級，增益約為20 dB/十倍頻程。

如果電源線很長并且為特定IC、部件和/或區域供電，則再次去耦。

高頻和低頻去耦。

串聯鐵氧體磁珠通常用于去耦電容器接地之前的電源入口點。對于系統板上的每個電源電壓，無論是來自LDO還是開關穩壓器，都應執行此操作。

為了增加電容，請使用緊密堆疊的電源和接地層（≤4 mil間距），這增加了PCB設計固有的高頻去耦。

與任何良好的電路板布局一樣，應使電源遠離敏感的模擬電路，例如ADC的前端級和時鐘電路。

良好的電路分區是關鍵，一些元件可能位于PCB的另一側，以增加隔離。

注意接地返回路徑，特別是在數字側，以便數字瞬變不會回到電路板的模擬部分。在某些情況下，分離接地層也可能有用。

將模擬和數字參考元件保持在各自的平面上。這種常見做法可確保增加噪聲和耦合相互作用的隔離。

遵循IC制造建議;如果應用筆記或數據手冊中沒有直接說明，請研究評估板。這些是很好的起點。

本技術文章旨在清晰地介紹與高速轉換器相關的電源靈敏度，以及為什么它對用戶的系統動態如此重要。人們應該了解在系統板上實現ADC數據手冊規格所需的布局技術和硬件。

審核編輯：郭婷