逐次逼近型模數轉換器因其逐次逼近寄存器而稱為SAR ADC，適用于需要高達18位分辨率和高達5 MSPS的應用。它們的優點包括體積小、功耗低、無流水線延遲和易于使用。

主機處理器可以通過各種串行和并行接口（如SPI、I）訪問或控制ADC2C 和 LVDS。本文討論可靠集成數字接口的設計技術，包括數字電源電平和時序、導通期間的I/O狀態、接口時序、信號質量以及數字活動引起的誤差。

數字I/O電源電平和順序

大多數SAR ADC提供獨立的數字I/O電源輸入V。IOASNW駕駛，這決定了接口的工作電壓和邏輯兼容性。該引腳應與主機接口（MCU、DSP 或 FPGA）電源電壓相同。數字輸入通常應在DGND ? 0.3 V和V之間IO+ 0.3 V，避免違反絕對最大額定值。具有短走線的去耦電容應連接在V之間IO引腳和 DGND。

采用多個電源工作的ADC可能具有明確定義的上電時序。應用筆記AN-932：電源排序為這些ADC的電源設計提供了很好的參考。為避免正向偏置ESD二極管并在未知狀態下為數字內核上電，請在接口電路之前打開I/O電源。模擬電源通常在I/O電源之前上電，但并非所有ADC都是如此。閱讀并遵循數據手冊，以確保順序正確。

開啟期間的數字 I/O 狀態

為了正確初始化，某些SAR ADC需要某些邏輯狀態或序列來實現數字功能，例如復位、待機或關斷。在所有電源穩定后，施加指定的脈沖或組合，以保證ADC在預期狀態下啟動。例如，RESET時需要至少50 ns的高脈沖，才能將AD7606配置為上電后正常工作。

在完全建立所有電源之前，不應切換任何數字引腳。對于SAR ADC，轉換起始引腳CNVST可能對噪聲敏感。圖 1 顯示了一個示例，其中主機 cPLD 將 CNVST 調高，而 AVCC、DVCC 和 V駕駛仍在加速。這可能會使AD7367處于未知狀態，因此主機應保持CNVST低電平，直到電源完全建立。

圖1.在電源斜坡上升期間將CNVST調高可能會導致未知狀態。

數字接口時序

轉換完成后，主機可以通過串行或并行接口讀取數據。要正確讀取數據，請遵循特定的時序策略，例如SPI總線使用哪種模式。不要違反數字接口時序規范，尤其是ADC和主機的建立和保持時間。最大比特率由整個周期決定，而不僅僅是指定的最小時鐘周期。圖2和以下公式顯示了如何計算建立和保持時序裕量的示例。主機將時鐘發送到ADC，并從ADC讀取數據輸出。

圖2.設置并保持時序裕量。

t周期= t抖動+ 噸設置+ 噸PROP_DATA+ 噸PROP_CLK+ 噸.DRV+ 噸邊緣

t周期： 時鐘周期 = 1/f時鐘

t抖動：時鐘抖動

t設置：主機設置時間

t拿：主機保持時間

tPROP_DATA：沿傳輸線從ADC到主機的數據傳播延遲

tPROP_CLK：沿傳輸線從主機到ADC的時鐘傳播延遲

t.DRV：時鐘上升沿/下降沿后的數據輸出有效時間

t邊緣：保證金時間，≥0表示滿足設置時間或保持時間;< 0 表示未滿足設置時間或保持時間。

主機的設置余量為

tMARGIN_SETUP = tCYCLE, min – tJITTER – tSETUP – tPROP_DATA – tPROP_CLK – tDRV, MAX

設置時間方程根據最大系統延遲項定義最小時鐘周期時間或最大頻率。它必須≥ 0 才能滿足時序規格。增加周期（降低時鐘頻率）以處理過多的系統延遲。對于總線上的緩沖器、電平轉換器、隔離器或其他附加組件，將額外的延遲添加到PROP_CLK和 tPROP_DATA.

同樣，主機的保持保證金為

tMARGIN_HOLD = tPROP_DATA + tPROP_CLK + tDRV – tJITTER – tHOLD

保持時間公式定義了最小系統延遲要求，以避免由于保持違規而導致的邏輯錯誤。它必須≥ 0才能滿足時序規格。

許多帶有SPI接口的ADISAR ADC從CS或CNV的下降沿為MSB提供時鐘，而其余數據位則遵循SCLK的下降沿，如圖3所示。讀取 MSB 數據時，在方程中使用 <> 而不是 t.DRV.

圖3.AD7980 3線CS模式的SPI時序

因此，除了最大時鐘速率外，數字接口的最大工作速度還取決于建立時間、保持時間、數據輸出有效時間、傳播延遲和時鐘抖動。

圖4顯示DSP主機在7980線CS模式下訪問AD3，V.IO= 3.3 V.DSP將SDO信號鎖存于SCLK的下降沿。DSP 指定 5 ns 最短建立時間和 2 ns 最短保持時間。對于典型的 FR-4 PC 板，傳播延遲約為 180 ps/in。緩沖器的傳播延遲為5 ns。CNV、SCLK 和 SDO 的總傳播延遲為

t支柱= 180 ps/英寸×（9 英寸 + 3 英寸）+ 5 納秒 = 7 納秒。

t抖動= 1 ns。主機以 30 MHz 的頻率運行 SCLK，因此周期= 33 ns。

tSETUP_MARGIN= 33 ns ? 1 ns – 5 ns – 7 ns – 11 ns – 7 ns = 2 ns

tHOLD_MARGIN=11 ns + 7 ns + 7 ns – 1 ns – 2 ns = 22 ns

建立裕量和保持裕量均為正裕量，因此SPI SCLK可以在30 MHz下運行。

圖4.DSP和AD7980之間的數字接口

數字信號質量

數字信號完整性，包括定時和信號質量，確保信號：以指定的電壓電平接收;不要互相干擾;不要損壞其他設備;并且不污染電磁頻譜。信號質量由許多術語指定，如圖5所示。本節將介紹過沖、振鈴、反射和串擾。

圖5.信號質量的通用規格。

反射是阻抗不匹配的結果。當信號沿走線傳播時，每個接口的瞬時阻抗都會發生變化。部分信號將反射回來，部分信號將繼續向下。反射會在接收器上產生過沖、下沖、振鈴和非單調時鐘邊沿。

過沖和下沖會損壞輸入保護電路或縮短IC的使用壽命。圖6顯示了AD7606的絕對最大額定值。數字輸入電壓應介于 –0.3 V 和 V 之間駕駛+ 0.3 V.此外，V以上振鈴伊利諾伊州最大值或以下 VIH最小值可能會導致邏輯錯誤。

圖6.AD7606的絕對最大額定值

要最大程度地減少反射，請執行以下操作：

使跟蹤盡可能短

控制走線的特性阻抗

消除存根

使用適當的終止方案

使用環路面積小的實心金屬作為返回電流參考平面

使用較低的驅動電流和壓擺率

許多軟件工具或網絡可用于計算走線的特性阻抗，例如 Polar Instruments Si9000 PCB 傳輸線場求解器。通過選擇傳輸線型號并設置介電類型和厚度、走線寬度、厚度和間隔等參數，可以輕松獲得特性阻抗。

IBIS是一種新興標準，用于描述IC數字I/O的模擬行為。布局前仿真可檢查時鐘分布、芯片封裝類型、電路板堆疊、網絡拓撲和端接策略。它還可以檢查串行接口時序約束，以指導放置和布局。后仿真驗證設計是否滿足所有準則和約束，并檢查反射、振鈴和串擾等違規行為。

圖7顯示了一個驅動器通過1英寸微帶線連接到SCLK12，另一個驅動器通過與微帶串聯的2 Ω電阻連接到SCLK43。

圖7.驅動AD7606 SCLK。

圖8顯示了SCLK1上的大過沖，違反了–0.3 V至+3.6 V絕對最大額定值。串聯電阻降低了 SCLK2 上的壓擺率，使信號保持在規格范圍內。

圖8.AD7606 過沖的IBIS模型仿真

串擾是通過互電容（電場）或互感（磁場）在平行傳輸線之間耦合能量。串擾量取決于信號的上升時間、平行線的長度以及它們之間的間距。

控制串擾的一些常見做法是：

增加行距

最小化并行運行

使走線靠近參考金屬平面

使用適當的終止方案

降低信號壓擺率

數字活動導致的性能下降

數字活動會降低SAR ADC的性能，由于嘈雜的數字接地或電源、采樣時鐘抖動和數字信號干擾，SNR會降低。

孔徑或采樣時鐘抖動設定了SNR的限值，特別是對于高頻輸入信號。系統抖動來自兩個來源：片內采樣保持電路的孔徑抖動（內部抖動）和采樣時鐘上的抖動（外部抖動）。孔徑抖動是采樣時間內的轉換間變化，是ADC的函數。采樣時鐘抖動通常是主要的誤差源，但兩種來源都會導致不同的模擬輸入采樣時間，如圖9所示。它們的影響是無法區分的。

總抖動產生誤差電壓，ADC的總SNR受以下限制

其中，f 是模擬輸入頻率，tj 是總時鐘抖動。

例如，對于10 kHz模擬輸入和1 ns總抖動，SNR限制為84 dB。

圖9.采樣時鐘抖動引起的誤差電壓。

數字輸出切換引起的電源噪聲應與敏感的模擬電源隔離。分別對模擬和數字電源進行去耦，特別注意接地返回電流路徑。

高精度SAR ADC對數字接口上的活動很敏感，即使電源已正確去耦和隔離。突發時鐘通常比連續時鐘性能更好。數據手冊通常顯示接口不應處于活動狀態時的安靜時間。在這些時間（通常是采樣時刻和發生關鍵位決策時）最大限度地減少數字活動在更高的吞吐率下可能具有挑戰性。

結論

仔細注意數字活動，以確保SAR ADC的有效轉換。數字引起的誤差可能會使SAR ADC進入未知狀態，導致故障或降低性能。本文應幫助設計人員調查根本原因并提供解決方案。

審核編輯：郭婷