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3天內不再提示

在Trion上驅動PLL走pllin管腳

XL FPGA技術交流 ? 來源:XL科技 ? 作者:XL科技 ? 2023-02-02 13:38 ? 次閱讀

之前在Trion上一直強調驅動PLL要走pllin管腳。但是如果在硬件設計之時沒有注意而把PLL輸入管腳放置在普通GPIO也不是完全沒有辦法。

(1)如果放在了GCLK上,Connection Type設置成GCLK,PLL的時鐘源設置成Core;

(2)如果放在了普通GPIO上,那Connection Type只能設置成Normal,同樣PLL的時鐘源設置成Core;不過會有警告信息clock_rule_undefined_name:No clock source defined(xxx)

Trion驗證

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22bd22ae-a2b8-11ed-bfe3-dac502259ad0.png

有警告信息clock_rule_undefined_name:No clock source defined(hdmi_pclk )但是不用管。照用不誤。

22db9d2e-a2b8-11ed-bfe3-dac502259ad0.png

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231cfe54-a2b8-11ed-bfe3-dac502259ad0.png

在鈦金上同樣可以這樣設置。

DDR_REF_CLK設置為normal。

233442d0-a2b8-11ed-bfe3-dac502259ad0.png

把PLL的參考修改成Core,并輸入時鐘名DDR_REF_CLK。

235a439a-a2b8-11ed-bfe3-dac502259ad0.png

有警告信息clock_rule_undefined_name :No clock source defined(DDR_REF_CLK),但是不用管。照用不誤。

237d1d52-a2b8-11ed-bfe3-dac502259ad0.png

方法二:通過clkmux驅動PLL

2397fd0c-a2b8-11ed-bfe3-dac502259ad0.png

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審核編輯:劉清

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原文標題:GPIO驅動PLL的

文章出處:【微信號:gh_ea2445df5d2a,微信公眾號:FPGA及視頻處理】歡迎添加關注!文章轉載請注明出處。

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