DS2的1624線時(shí)序規(guī)格與I2C不同。本應(yīng)用筆記詳細(xì)介紹了其中的區(qū)別。SDA不由DS1624內(nèi)部保持。總線主站有責(zé)任保持SDA，直到SCL的下降沿完成。

介紹

本應(yīng)用筆記詳細(xì)介紹了DS1624通信時(shí)序與I2C規(guī)格之間的差異。在I2C下，允許SCL和SDA線路同時(shí)轉(zhuǎn)換，因?yàn)镾DA被從器件在內(nèi)部延遲至少300ns。DS1624不會(huì)延遲相對(duì)于SCL的SDA信號(hào)，因此總線主機(jī)必須將SDA保持在正確的邏輯狀態(tài)，直到SCL完全轉(zhuǎn)換到邏輯低電平，以防止錯(cuò)誤生成START或STOP操作。

適當(dāng)?shù)臅r(shí)機(jī)

DS1624的SDA線相對(duì)于SCL沒(méi)有內(nèi)部延遲。因此，SDA邏輯電平必須保持在DS1624外部，直到寫(xiě)入數(shù)據(jù)時(shí)SCL轉(zhuǎn)換到邏輯低電平;否則，可能會(huì)識(shí)別啟動(dòng)或停止條件。在2線總線上寫(xiě)入邏輯“1”時(shí)，在SDA轉(zhuǎn)換到保證邏輯高閾值VIH（0.7 x VDD最小值）之前，SCL必須達(dá)到保證邏輯低閾值VIL（0.3 x VDD最大值）。寫(xiě)入邏輯“0”時(shí)，SCL 必須在 SDA 轉(zhuǎn)換到 VIL 以上之前達(dá)到 VIL。生成 START 條件時(shí)，SDA 必須在 SCL 轉(zhuǎn)換到 VIH 以下之前達(dá)到 VIL。生成停止條件時(shí)，SDA 必須在 SCL 轉(zhuǎn)換到 VIH 以下之前達(dá)到 VIH。VIL 和 VIH 級(jí)別均在每個(gè)設(shè)備上進(jìn)行生產(chǎn)測(cè)試。這保證了在整個(gè)電壓和溫度范圍內(nèi)（包括器件制造公差）使用此時(shí)序的正常運(yùn)行。

總結(jié)

DS1624的時(shí)序和I2C規(guī)格存在差異。DS1624不會(huì)在內(nèi)部延遲SDA相對(duì)于SCL。因此，系統(tǒng)主機(jī)需要在 SCL 的下降沿期間維護(hù) SDA，以防止邏輯“1”被解釋為 START 條件，而邏輯“0”被解釋為 STOP 條件。

審核編輯：郭婷