近日，Chiplet峰會在美國隆重舉行，從會議的討論可以得到的一個主題是：摩爾定律已死，我們只剩下封裝了。本文作者Paul McLellan參會并對其進行了總結。

在他看來，如果您與片上系統(tǒng) (SoC) 集成有任何關系，其中一切都在單個芯片上，那么您將來也會參與到小芯片（Chiplet）中去。這并不是說將來不再有單片集成，但很明顯，對于最先進的節(jié)點（3nm、2nm 等），只有設計中受益于最先進工藝的部分將是在那個制程中設計，其他所有東西都將放在舊節(jié)點的小芯片上，通常稱為 N-1 或 N-2 節(jié)點（參考 3nm，N-1 是 5nm，N-2 是 7nm）。

一兩年前，每個關于 EDA 和設計的演講都以通用的摩爾定律圖（通常是通用的“設計差距”幻燈片）開始。但現(xiàn)在，摩爾定律可能已經(jīng)過時或即將消亡。但即使如此，在小芯片會議上，戈登摩爾仍然是被引用的人，因為他在同一篇電子雜志文章中寫了以下內容，他使用四個數(shù)據(jù)點來預測芯片上的晶體管數(shù)量每隔幾年就會翻一番。他說的是十年左右，實際上是五十多年。他從同一篇文章中引用的另一句話是：

“用較小的功能構建大型系統(tǒng)可能會更經(jīng)濟，這些功能是單獨封裝和互連的?！?/p>

好吧，50 年后，那一天已經(jīng)到來。Yole Group 預測到 2032 年基于小芯片的半導體市場將超過2050億美元。三星代工廠估計超過 50% 的先進節(jié)點設計是基于小芯片的。

筆者表示，現(xiàn)在最大的芯片太大了，以至于它們超過了制造的最大標線片尺寸，根本無法很好地生產。

到目前為止的故事

峰會期間指出的一個例子是，四個 10x10mm die的良品率比單個 20x20 die高出 30%。近年來，使用 chiplet 解決這個問題的先驅經(jīng)常出現(xiàn)在 HOT CHIPS 上，思科的“Suds”Sudhakar 透露，思科已經(jīng)在 chiplet 上工作了十多年；只是沒有在公開場合談論它。最廣為人知的早期基于中介層的設計是 Xilinx，它在硅中介層上將一個大型 FPGA 分成四個較小的裸片。

關于此主題的最新消息是 AMD 首席執(zhí)行官蘇麗莎 1 月份在 CES 上發(fā)表的主題演講。她宣布（并展示）了 Instinct MI300。正如作者在一篇文章中所說：毫無疑問，Instinct MI300 是一個改變游戲規(guī)則的設計——數(shù)據(jù)中心 APU 混合了總共 13 個小芯片，其中許多是 3D 堆疊的，以創(chuàng)建一個具有 24 個 Zen 4 CPU 內核并融合了 CDNA 3 圖形的芯片引擎和 8 堆 HBM3?？傮w而言，該芯片擁有 1460 億個晶體管，是 AMD 投入生產的最大芯片。

像 AMD 和英特爾這樣的公司已經(jīng)完成了相當復雜的多芯片設計。NVIDIA 和 Apple 都創(chuàng)建了一些設計，其中兩個大裸片使用互連橋接在一起以形成更大的設計，NVIDIA 的 Grace-Hopper 和 Apple 的 M1 Ultra 由兩個 M1 Max 組成。所有這些基于小芯片的設計的共同點是它們都是在一家公司內完成的。這些小芯片旨在共同構建一個系統(tǒng)，在許多情況下使用專有接口。沒有技術意義，更不用說商業(yè)意義了，例如，AMD 以外的其他人可以使用它的一個小芯片。

本次會議的主題之一是每個人都希望能夠帶著他們的超市購物車去小芯片商店（chiplet store），從貨架上挑選他們想要的任何小芯片，然后能夠組裝一個系統(tǒng)級封裝（ SiP) 并依賴于它們一起工作。另一方面，每一個為此提出時間表的人都說至少是“五到十年”。一個很大的例外是 HBM，高帶寬內存。沒有人構建自己的 HBM，但有一個市場（JEDEC 已對各代 HBM 進行了標準化）。

中間情況是擁有關鍵小芯片的人，例如處理器，圍繞它創(chuàng)建了一個生態(tài)系統(tǒng)。Ventana 表示它之所以這樣做，是因為它的數(shù)據(jù)中心處理器可作為小芯片使用。處理器不能獨立存在（首先，它不能啟動操作系統(tǒng)），因此它必須被其他小芯片包圍才能創(chuàng)建一個完整的系統(tǒng)。

所以今天的情況是，單一公司的多小芯片設計正在大量出貨，一些小芯片正在嘗試建立圍繞它們的合作伙伴的生態(tài)系統(tǒng)，而小芯片商店的夢想還很遙遠，以至于仍然是一個夢想暫且。

為什么選擇小芯片？

下圖來自格勒諾布爾 CEA-List 的 Denis Dutoit，顯示了在最先進的節(jié)點上使用小芯片的一大動機。直線對角線顯示了摩爾定律，假設它同樣適用于邏輯、存儲器和模擬。變平的線顯示了縮放是如何工作的。模擬不會擴展太多，如果有的話，內存擴展比邏輯慢得多。事實上，目前還不清楚 3nm 內存是否會比 5nm 內存小，這是最終缺乏縮放。

當縮放以這種方式運行時，將模擬和大型存儲器移動到最新的工藝節(jié)點中幾乎不會增加面積，但成本會更高。顯而易見的反應是，“好吧，不要那樣做”，不這樣做的方法是將內存和模擬放在單獨的小芯片上，這些小芯片采用不太先進的工藝制造（因此可能便宜得多）。例如，AMD 著名的 Zen2 SiP 有不同數(shù)量的處理器小芯片（我相信是 7nm）和一個內置 12nm FD-SOI 的 I/O 芯片。

在非常先進的節(jié)點中進行設計時將 I/O 放在單獨的小芯片上的另一個原因是避免將用于 SerDes（以太網(wǎng)、PCIe 等）的測試芯片放在關鍵路徑上。如果將 SerDes 放在最先進的節(jié)點上，則必須構建測試芯片并在真正的芯片流片之前對硅進行表征。使用已經(jīng)存在的 SerDes 并在較舊的節(jié)點中看到硅，或者甚至像 AMD，在完全不同的工藝技術中使用它要容易得多。

有待解決的問題

在前文中，作者也總結道，單一公司的多 chiplet 設計正在大量出貨，一些 chiplet 正在嘗試建立圍繞它們的合作伙伴生態(tài)系統(tǒng)，而 chiplet 商店的夢想已經(jīng)足夠遙遠，仍然是一個夢想暫時。那么我們需要解決方案的技術問題，以便能夠使用來自多家公司的小芯片進行基于小芯片的設計，這些公司沒有預先計劃讓這些特定的小芯片協(xié)同工作。類比是你如何從不同的制造商那里購買芯片并將它們放在一塊 PCB 上并擁有一個工作系統(tǒng)，即使設計芯片的公司從未計劃過該特定系統(tǒng)。

當前，將基于小芯片的設計放在中介層（硅或有機）上已經(jīng)成為主流，其中多個die甚至堆疊在一起。像這樣的設計正在出貨（例如，索尼的圖像傳感器有一個包含邏輯、存儲器和傳感器本身的三芯片堆棧）。然而，堆疊多個裸片通常需要硅通孔 (TSV)，因此需要非常仔細地設計裸片，以便一切都對齊。我認為這將是一段很長的時間，如果在此之前你可以期待來自不同供應商的裸片以真正的 3D 方式堆疊的話。目前，任何真正的 3D 芯片堆疊都將由一家公司將大型設計劃分為多個芯片來設計。還有主要的熱挑戰(zhàn)，而不僅僅是對齊所有 TSV 的挑戰(zhàn)。

如果您打算進行基于小芯片的設計，你需要面對的另一個挑戰(zhàn)是你的設計工具需要能夠讀入描述小芯片重要方面的內容。當中，有兩個重要的標準化工作：

首先，臺積電去年 10 月在 OIP 上宣布了 3Dblox，3Dblox 提供能夠表示所有當前和未來 3D-IC 結構的通用語言結構、模塊化 3D-IC 結構，使 EDA 工具和設計流程更加簡單高效、確保標準化的 EDA 工具和設計流程符合 TSMC 3DFabric 技術；

第二個標準稱為 CDXML，代表芯片數(shù)據(jù)交換標記語言。該標準由開放計算項目基金會 OCP 開發(fā)。在 Chiplet 峰會的第一天，宣布 JEDEC 正在與 OCP 合作制定該標準，并將納入JEDEC 的 Part Model Guidelines JEP30 。

有關小芯片討論的另一熱點問題是有關連接的。目前也有許多互連標準（以及一些專有的）。對于正在進行的基于小芯片的設計，似乎大多數(shù)都使用開放計算項目 (OCP)的BoW（Bunch of Wires ）。

另一個有很多重量級人物支持的標準是 UCIe。UCIe 物理層包括鏈路初始化、訓練、電源管理狀態(tài)、通道映射、通道反轉和加擾。UCIe 控制器包括 die-to-die 適配器層和協(xié)議層。適配器層通過鏈路狀態(tài)管理以及協(xié)議和遷移格式的參數(shù)協(xié)商確保可靠傳輸。UCIe架構支持PCIe、CXL、streaming raw mode等多種標準協(xié)議。

不過，UCIe標準被峰會與會者認為“還沒有完全準備好”，UCIe 標準的某些方面仍在開發(fā)中，但我想說的是，鑒于所有支持它的公司，峰會上公認的是“一旦完成， UCIe 就會獲勝”。

此外，將多個小芯片封裝到一個封裝中不同于僅使用單個芯片。如果您使用單個芯片，則需要在封裝成本和做好晶圓分類工作的成本之間進行權衡。測試儀很昂貴，因此在晶圓切割之前測試芯片的工作做得“太好”是在浪費金錢。當然，封裝也要花錢，所以你不想浪費太多?！钱斈阋驗樾酒瑝牧硕速M封裝時，你并不是在浪費一個芯片，因為它已經(jīng)壞了。

封裝中的多個die的經(jīng)濟性完全不同。如果一個 die 逃脫了晶圓分類并且是壞的，那么當它與所有其他 die 封裝時，您不僅浪費了一個壞的 die（以及封裝的成本），您還在浪費同一個封裝中的所有好 die也。此外，多個小芯片的封裝成本遠高于單個小芯片的封裝成本。因此，在每個芯片進入組裝過程之前對其進行徹底測試非常重要。這些裸片被稱為 KGD，即 Known Good Die。

可以做一些事情來優(yōu)化封裝過程，例如計劃能夠測試僅插入一些裸片的封裝。這允許在早期放入便宜的裸片然后進行測試，然后在最后放入昂貴的裸片（如最先進節(jié)點中的 CPU 或 GPU）。這避免了由于非常便宜的零件失效而犧牲非常昂貴的零件的問題。而測試多小芯片設計（甚至真正的 3D 設計）包含在IEEE 1838-2019 - IEEE 三維堆疊集成電路測試訪問架構標準中。

來到安全方面，也存在很多問題。

您可能知道處理安全性的現(xiàn)代方法是使用硬件信任根。但對于基于小芯片的系統(tǒng)，您需要決定的第一件事是您是否信任所有小芯片，或者是否有可能壞人以某種方式破壞了您從準陌生人那里獲得的一個或多個小芯片. 您需要決定的下一件事是是否讓一個小芯片負責安全性（包含帶密鑰的secure enclave等），然后驗證所有其他小芯片是否安全。如果許多小芯片包含需要啟動的微處理器，那么這可以集中處理，或者每個小芯片都必須處理自己的安全啟動。

正如 Rambus Security 的斯科特·貝斯特 (Scott Best) 指出的那樣，5 納米設計非常復雜，幾乎無法設計，更不用說逆向工程了。但是基于小芯片的設計更容易：當您將其分解為小芯片時，SiP 僅與最不安全的小芯片一樣好。

更糟糕的是，雖然幾乎不可能監(jiān)控 5nm 芯片上的大量內部信號，但在多芯片設計中監(jiān)控中介層上的信號更為可行。實際上，這意味著任何與安全相關的小芯片之間的通信都需要加密。當然，由于這些小芯片從未專門設計用于協(xié)同工作，所以這并不簡單。處理此問題的通常方法是使用某種形式的挑戰(zhàn)-響應，但這需要設計到每個小芯片中。實際上，需要為小芯片開發(fā)某種安全標準。

還有一點值得關注的是，如果芯片出現(xiàn)故障時會發(fā)生什么？鑒于您可能不了解所購買的所有小芯片的所有內部細節(jié)，您如何找到為此負責的小芯片？

雖然有些人認為這是一個大問題，但我不確定這與確定哪個 IP 塊導致 SoC 故障，甚至板上的哪個芯片導致板級故障有什么不同。一種方法是預測這可能會發(fā)生，并有辦法啟用和禁用系統(tǒng)的各個方面。在微處理器中，這些被稱為“chicken bits”。

在峰會期間，筆者還有了一些有趣的觀察。

例如超級計算機是 HPC 的最高端，幾乎總是使用 COTS 部件，即“商用現(xiàn)成”部件，如 Intel/AMD CPU、NVIDIA GPU、FPGA 等。正如勞倫斯伯克利實驗室的 John Shalf 所說：我們知道我們負擔不起從頭開始制造自己的芯片。所以對他來說，小芯片是一個機會。他們可以使用商業(yè)小芯片（COTC？）并將它們緊密集成到系統(tǒng)中。

第二個隨機的事情是汽車。汽車行業(yè)對小芯片持負面態(tài)度，因為與汽車所有振動相關的機械問題可能導致可靠性問題。請記住，汽車預計可以使用 20 年。另一方面，自動駕駛將像其他所有事情一樣觸及分劃線限制，因此該行業(yè)也可能“硬著頭皮”，因為他們無論如何都需要使用小芯片。

自動駕駛芯片的數(shù)量不足以證明成本是合理的。通過將來自不同供應商的小芯片組合在一個中介層上，總成本有望降低；另一方面小芯片比 PCB 更節(jié)能。因此需要這種集成以增加電動汽車的范圍并仍然提供最大性能。

審核編輯 ：李倩