閃存模數轉換器，也稱為并行ADC，是將模擬信號轉換為數字信號的最快方法。閃存ADC適用于需要超大帶寬的應用。但是，這些轉換器消耗相當大的功率，分辨率相對較低，并且可能非常昂貴。這限制了它們通常無法以其他方式解決的高頻應用。典型示例包括數據采集、衛星通信、雷達處理、采樣示波器和高密度磁盤驅動器。

建筑細節

閃存ADC由級聯高速比較器組成。圖1所示為典型的閃存ADC框圖。對于N位轉換器，電路采用2N-1 個比較器。電阻分壓器，帶 2N電阻提供基準電壓。每個比較器的基準電壓比其正下方比較器的基準電壓大一個最小有效位（LSB）。當每個比較器的模擬輸入電壓高于施加在其上的基準電壓時，每個比較器產生1。否則，比較器輸出為0。因此，如果模擬輸入在V之間X4和 VX5、比較器 X1通過 X4產生1s，其余比較器產生0s。代碼從 <> 變為 <> 的點是輸入信號小于相應比較器基準電壓電平的點。

圖1.閃存 ADC 架構。如果模擬輸入介于 V 之間X4和 VX5、比較器 X1通過 X4產生1s，其余比較器產生0s。

這種體系結構稱為溫度計代碼編碼。之所以使用這個名稱，是因為該設計類似于水銀溫度計，其中汞柱始終上升到適當的溫度，并且在該溫度以上不存在汞。然后將溫度計代碼解碼為適當的數字輸出代碼。

比較器通常是寬帶低增益級級的級聯。它們是低增益的，因為在高頻下很難同時獲得寬帶寬和高增益。比較器設計用于低壓失調，因此每個比較器的輸入失調小于ADC的LSB。否則，比較器的失調可能會錯誤地使比較器跳閘，導致數字輸出代碼不代表溫度計代碼。每個比較器輸出端的再生鎖存器存儲結果。鎖存器具有正反饋，因此最終狀態被強制為 1 或 0。

鑒于這些基礎知識，需要進行一些調整來優化閃存轉換器架構。

閃光代碼

通常，比較器輸出將是溫度計代碼，例如00011111。錯誤可能會導致類似00010111的輸出，這意味著結果中存在虛假零。這種亂序0稱為閃光，這是由不完美的輸入建立或比較器時序不匹配引起的。誤差的大小可能非常大。MAX109/MAX104等現代轉換器在ADC前面采用輸入采樣保持以及抑制閃爍碼的編碼技術。

亞穩態

當比較器的數字輸出不明確（既不是1也不是0）時，輸出定義為亞穩態。通過留出更多再生時間可以降低亞穩態。格雷碼編碼一次只允許輸出中的1位變化，可以大大提高亞穩定性。.因此，比較器輸出首先轉換為格雷碼編碼，然后根據需要解碼為二進制。

當亞穩輸出驅動兩個不同的電路時，會出現另一個問題。一個電路可以將輸入聲明為1，而另一個電路認為輸入為0。這可能會產生重大錯誤。為了避免這種沖突，只有一個電路應檢測潛在的可測量輸出。

輸入信號頻率依賴性

當輸入信號在所有比較器完成其任務之前發生變化時，ADC的性能會受到不利影響。最嚴重的影響是隨著模擬輸入頻率的增加，信噪比（SNR）加失真（SINAD）下降。

測量無雜散動態范圍（SFDR）是觀察轉換器性能的另一種好方法。ADC實現的“有效位”是輸入頻率的函數;通過在ADC前面增加一個采樣保持（T/H）電路，可以對其進行改進。T/H電路允許顯著改善，特別是當輸入頻率接近奈奎斯特頻率時，如圖2所示（取自MAX104數據資料）。沒有 T/H 的零件在 SFDR 中顯示出顯著下降。

圖2.無雜散動態范圍與輸入頻率的函數關系。

時鐘抖動

當采樣時鐘中存在抖動時，SNR會降低。對于高模擬輸入頻率，這一點變得很明顯。為了獲得準確的結果，為ADC提供低抖動采樣時鐘源至關重要。

架構權衡

ADC可以通過采用各種架構來實現。這些替代方案之間的主要權衡是：

完成轉換所需的時間（轉換時間）。對于閃存轉換器，轉換時間不會隨著分辨率的提高而發生重大變化。然而，逐次逼近寄存器（SAR）或流水線轉換器的轉換時間隨著分辨率的提高而近似線性增加（圖3a）。對于集成ADC，分辨率每提高一位，轉換時間就會翻倍。

電路中的元件匹配要求。閃存ADC組件匹配通常將分辨率限制在8位左右。校準和調整有時用于改善芯片上可用的匹配。組件匹配要求隨著分辨率的提高而翻倍。此模式適用于閃存、逐次逼近或流水線轉換器，但不適用于集成轉換器。對于集成轉換器，元件匹配不會隨著分辨率的提高而大幅增加（圖 3b）。

芯片尺寸、成本和功耗。對于閃存轉換器，分辨率每提高一位，ADC內核電路的尺寸就會增加一倍。功率也翻了一番。相比之下，SAR、流水線或Σ-Δ型ADC芯片尺寸將隨著分辨率的提高而線性增加;積分轉換器內核芯片尺寸不會隨著分辨率的增加而發生實質性變化（圖 3c）。最后，眾所周知，芯片尺寸的增加會增加成本。

圖3.架構權衡。

閃存 ADC 與其他 ADC 架構的比較

閃存 ADC 與 SAR ADC

在SAR轉換器中，單個高速、高精度比較器確定位，一次確定一位（從MSB到LSB）。這是通過將模擬輸入與DAC進行比較來完成的，DAC的輸出由先前確定的位更新，從而連續接近模擬輸入。SAR的這種串行特性將其速度限制在不超過每秒幾兆采樣（Msps），而閃存ADC則超過每秒千兆采樣（Gsps）轉換速率。

SAR 轉換器的分辨率高達 16 位。這種器件的一個例子是MAX1132。閃存ADC通常限制在8位左右。較慢的速度也使SAR ADC的功耗低得多。例如，MAX1106是一款8位SAR轉換器，在100.3V時功耗為3μA，轉換速率為25ksps。MAX104的功耗為5.25W，功耗比MAX16高約000，1106倍，最大采樣速率快40，000倍。

SAR 架構也更便宜。1106k產量的MAX1售價超過一美元（美元），而MAX104的售價為幾百美元（美國）。閃存轉換器的封裝尺寸更大。除了更大的芯片尺寸需要更大的封裝外，封裝還需要消耗相當大的功率，并且需要許多引腳來實現電源和接地信號完整性。MAX104的封裝尺寸是MAX50的1106倍以上。

閃存 ADC 與流水線 ADC

流水線ADC采用并聯結構，其中每級同時處理一到幾位連續采樣。這種設計以功耗和延遲為代價提高了速度，但每個流水線級都比閃存部分慢得多。流水線ADC要求DAC和級間放大器進行精確放大，這些級必須穩定到所需的線性度電平。相比之下，在閃存ADC中，比較器只需要低失調，并將其輸入解析為數字電平;不涉及線性建立時間。一些閃存轉換器需要前置放大器來驅動比較器。需要仔細指定增益線性度。

流水線轉換器在 100 至 8 位分辨率下以大約 14Msps 的速度進行轉換。流水線轉換器的一個例子是MAX1449，這是一款105MHz、10位ADC。對于給定的分辨率，流水線ADC比類似分辨率的閃存轉換器慢約10倍。流水線轉換器可能是需要以高達100Msps左右的速率采樣、分辨率為10位及以上的ADC的最佳架構。對于高達10位的分辨率和幾百Msps以上的轉換速率，閃存ADC占主導地位。

有趣的是，在某些情況下，閃存ADC隱藏在采用另一種架構以提高其速度的轉換器內。

閃存與集成式ADC

單斜率、雙斜率和多斜率ADC可實現16位或更高的高分辨率，價格相對便宜，功耗也更小。這些器件支持非常低的轉換速率，通常每秒不到幾百個樣本。大多數應用用于監測儀器儀表和工業市場中的直流信號。這種架構與Σ-Δ轉換器競爭。

閃存與Σ-Δ型ADC

閃存ADC不與Σ-Δ架構競爭，因為目前可實現的轉換速率相差多達兩個數量級。Σ-Δ 架構適用于帶寬低得多（通常小于 1MHz）且分辨率在 12 至 24 位范圍內的應用。Σ-Δ轉換器能夠在ADC中實現盡可能高的分辨率。它們需要更簡單的抗混疊濾波器（如果需要）來在轉換前對信號進行帶寬限制。

Σ-Δ型ADC通過過采樣來換取速度分辨率，然后進行濾波以降低噪聲。然而，這些器件對于多通道應用并不總是有效的。此架構可以使用采樣數據濾波器（也稱為調制器或連續時間濾波器）來實現。對于更高的頻率轉換速率，連續時間架構有可能以6至8位的低分辨率達到數百Msps范圍內的轉換速率。這種方法仍處于早期研發階段，與較低轉化率范圍內的閃存替代品競爭。

閃存ADC的另一個有趣用途是作為Σ-Δ電路內的構建模塊，以提高ADC的轉換速率。

子范圍模數轉換器

當需要更高分辨率的轉換器或更小的芯片尺寸和功率以獲得給定分辨率時，采用多級轉換。這種架構稱為子范圍轉換器，有時也稱為多步或半閃存轉換器。這種方法結合了逐次逼近和閃存架構的思想。

子范圍ADC減少了要轉換為較小組的位數，然后通過較低分辨率的閃存轉換器運行。與閃存轉換器相比，這種方法減少了比較器的數量，并降低了邏輯復雜性（圖 4）。與閃存相比，這種權衡導致轉換速度較慢。

圖4.子范圍 ADC 架構。

MAX153為8位、1Msps ADC，采用子量程架構。該電路采用兩步技術。首先，使用4位轉換器完成轉換。產生殘差，其中8位精度DAC將4位轉換的結果轉換回模擬信號。從輸入信號中減去模擬信號。其次，該殘余再次由4位ADC轉換，并將第一遍和第二遍的結果組合在一起，提供8位數字輸出。

工藝技術

閃存轉換器的速度目前超過1Gsps。 2.2Gbps MAX109采用先進的SiGE工藝制造。MAX108 （1.5Gsps）、MAX104 （1Gsps）和MAX106 （600Msps）8位ADC采用Maxim專有的先進GST-2雙極性工藝（“千兆”速度硅雙極性工藝）制造。

與雙極性技術產品相比，CMOS閃存轉換器的分辨率較低。這些ADC通常用于集成到更大的CMOS電路中。CMOS、BiCMOS和雙極技術將繼續改進，產生越來越高的轉化率。

結論

對于要求中等分辨率（通常高達8位）且采樣頻率高達數百MHz的應用，閃存架構可能是唯一可行的替代方案。用戶必須提供低抖動時鐘，以確保良好的ADC性能。對于具有高模擬輸入頻率的應用，所選的ADC應具有內部采樣保持功能。

審核編輯：郭婷