信號(hào)的時(shí)序設(shè)計(jì)

信號(hào)的時(shí)序要求就是數(shù)據(jù)信號(hào)與其對(duì)應(yīng)的時(shí)鐘信號(hào)保持某種同步關(guān)系。數(shù)據(jù)的采樣同樣依賴于某特定的時(shí)鐘，由于信號(hào)邊沿頻譜高最容易受干擾，因此在采樣時(shí)鐘對(duì)數(shù)據(jù)信號(hào)進(jìn)行采樣時(shí)，應(yīng)盡可能遠(yuǎn)離信號(hào)變化的邊沿。如下圖所示：

時(shí)鐘CLK采樣數(shù)據(jù)DATA的示意圖

數(shù)據(jù)DATA發(fā)生變化后，需要等待Tsu的建立時(shí)間才能被采樣，采樣之后，相對(duì)于采樣點(diǎn)，數(shù)據(jù)需要保持TH時(shí)間，這樣才能實(shí)現(xiàn)對(duì)數(shù)據(jù)的有效接收。也就是說，為了使信號(hào)具有較好的時(shí)序設(shè)計(jì)余量，需要盡可能加大信號(hào)采樣需要的信號(hào)建立時(shí)間和保持時(shí)間。

時(shí)序系統(tǒng)

高速電路設(shè)計(jì)中所涉及的時(shí)序系統(tǒng)主要分為兩類：源同步系統(tǒng)和共同時(shí)鐘系統(tǒng)。源同步系統(tǒng)的同步時(shí)鐘由發(fā)送數(shù)據(jù)或接受數(shù)據(jù)的芯片提供；而共同時(shí)鐘系統(tǒng)的時(shí)鐘是由另外的時(shí)鐘芯片提供。如下圖所示：

源同步系統(tǒng)示例

共同時(shí)鐘系統(tǒng)示例

作者舉了一個(gè)例子，一個(gè)基本的源同步時(shí)鐘系統(tǒng)的結(jié)構(gòu)示意如下圖所示：

源同步時(shí)鐘系統(tǒng)的結(jié)構(gòu)示意圖

驅(qū)動(dòng)芯片在發(fā)送數(shù)據(jù)信號(hào)的同時(shí)也產(chǎn)生了選通信號(hào)，而對(duì)于接收端的觸發(fā)器，接收該選通信號(hào)脈沖數(shù)據(jù)，這個(gè)選通信號(hào)也可以稱為源同步時(shí)鐘信號(hào)。

在源同步時(shí)鐘系統(tǒng)中，數(shù)據(jù)和源同步時(shí)鐘信號(hào)是同步傳輸?shù)模谠O(shè)計(jì)中要保證這兩個(gè)信號(hào)的飛行時(shí)間完全一致，說白了就是信號(hào)怎么發(fā)送的，就要怎么接收到。例如在進(jìn)行DDR類存儲(chǔ)的電路設(shè)計(jì)時(shí)所進(jìn)行的PCB蛇形走線，都是為了滿足信號(hào)之間的時(shí)序要求。

S參數(shù)模型、IBIS參數(shù)模型

作者對(duì)信號(hào)完整性分析中的S參數(shù)模型、IBIS參數(shù)模型的概念做了介紹。S參數(shù)是一種描述線性無源互連結(jié)構(gòu)的行為模型，S參數(shù)模型把互連結(jié)構(gòu)看成一個(gè)黑盒子，僅通過端口處的能量就可以描述互連結(jié)構(gòu)的行為特征。

IBIS是用來描述IC器件的輸入、輸出和I/O Buffer行為特性的文件，也是一個(gè)行為模型，可以反映器件開關(guān)速度和驅(qū)動(dòng)能力等特性，并且可以用來模擬Buffer和板上電路系統(tǒng)的相互作用，工程人員可以利用這個(gè)模型對(duì)PCB上的電路系統(tǒng)進(jìn)行SI、串?dāng)_、EMC及時(shí)序的分析。

審核編輯：劉清