隨著新的和成功的串行數據標準從快速發展到非常快，設計人員必須在這些高速信號的模擬方面投入更多的時間。僅僅停留在數字領域與一和零已經不夠了。為了找到并糾正導致潛在問題的條件，從而防止這些問題出現在現場，設計人員還必須檢查其設計的參數化領域。信號完整性（SI）工程師必須減輕或消除時序抖動對系統性能的影響。以下討論提供了一個簡單實用的過程，用于表征1Gbps及以上的高速串行數據鏈路。

介紹

高速串行鏈路的表征取決于SI工程師發現、理解和解決嚴重抖動問題的能力。在本討論中，我們假設 PHY（物理層）或 SerDes（串行器-解串器）設備的時鐘和數據恢復 （CDR） 模塊符合適用于該設備的標準。在串行通信系統中，CDR從數據流中恢復時鐘信號。因此，一個關鍵操作是從串行數據流中提取數據，并將其與數據發送器時鐘同步。

發射器總是對恢復的時鐘產生一些抖動，但我們假設這種貢獻很小。因此，為了簡化起見，我們假設在恢復的時鐘上看到的任何抖動都耦合到電纜中的鏈路（作為EMI）或PCB內的鏈路（作為串擾）。

“抖動傳輸”、“抖動容限”和“抖動產生”是重要的措施，但它們更適用于 PHY 和 SerDes 設備，而不是系統通道的測試。我們假設設計中使用的器件滿足所有器件級一致性測試。因此，我們專注于整個系統，因為我們找到了一種在接收器上可靠地捕獲串行數據的方法。我們關注的是系統通道表征，而不是器件表征。此類通道（圖 1）由發射器 PHY、FR4（PCB 材料）、連接器、屏蔽電纜、連接器、FR4 和接收器 PHY 組成。

圖1.通道陣容包括 FR4 （PCB 材料）、電纜和連接器以及更多 FR4。

嵌入式電信卡是用于收集本文中許多測量值的混合信號板，是“無線電單元”的一部分。無線電單元通過公共無線電接口 （CPRI） 連接到基站，這是基站和無線電單元之間通信的新標準。CPRI 中的一個物理層包括無線電數據（IQ 數據）以及管理、控制和同步信息。對于本文中描述的應用，CPRI 指定為在 1.2288Gbps 的串行鏈路上運行。然后對該串行鏈路進行表征和測量，以說明本文中描述的抖動測試。

抖動 — 了解其構成

實現高速串行通信接口規定的性能的最重要步驟包括了解抖動、查找其原因以及消除其某些影響。本文不是關于抖動本身主題的教程，但是如果不對抖動說一兩個字，就很難談論測試串行通信鏈路。因此，本節中的討論是針對那些不熟悉該主題的人。

抖動定義為信號邊沿與其理想位置在時間上的變化。更重要的是，抖動是數字信號的重要邊沿與其理想位置在時間上的未對準（圖2）。抖動也可以看作是數字信號的不需要的相位調制。SI工程師必須在一開始就了解一個基本前提：滿足串行鏈路數據速率但同時不滿足其抖動規格的接收器可能無法可靠運行。因此，抖動特性對于保證系統可接受的誤碼率（BER）至關重要。抖動會影響時序裕量和同步，同時導致一長串其他問題。

圖2.對于單個脈沖，抖動可以定義為邊沿時序的偏差。

抖動被視為輸出轉換與其理想位置的偏差，是串行鏈路時鐘和數據信號的重要性能指標。抖動的不斷增量增加最終會導致數據錯誤。請記住，在硬件系統上進行的任何時域測量都與用于采集它的采樣信號一樣好。

當今的串行通信系統選擇在數據流中嵌入時鐘信息，而不是在接收器上使用外部觸發信號。因此，時鐘必須從接收的比特流本身中恢復。此功能稱為 CDR，如典型 SerDes 接收器的框圖所示（圖 3）。但是，如果輸入信號的抖動或相位噪聲超過一定量，則恢復的時鐘無法與數據保持準確對齊。未對齊會導致各個數據點的時間放置不準確。

圖3.此框圖描述了一個通用的SerDes接收器。

為了最小化 BER，必須根據數據流正確計時此相移，因此串行通信標準現在更加重視高精度的抖動測量。抖動通常分為確定性抖動（DJ）或隨機抖動（RJ）。由于每種類型的抖動的產生方式不同，因此它們被單獨表征。

抖動的兩個基本組成部分：DJ 和 RJ

隨機抖動表示沒有可識別模式的定時噪聲。出于建模目的，假設 RJ 具有高斯概率分布（圖 4）。通常由于自然力量，RJ是統計的和無限的。（它的特點是其標準偏差值，以RMS數量表示。因此，提供沒有樣本量的 RJ 規范沒有多大意義。然而，除了測量系統中RJ的值外，大多數設計人員很少使用此參數。（找到RJ的原因是一項艱巨的任務，超出了本文的范圍。

圖4.高斯（正態）分布相對于最大值是對稱的。

確定性抖動是由系統中的事件引起的;它表現為具有“有點”可識別模式的定時噪聲。DJ 通常是可重復的、持久的和可預測的。此外，這通常是電路、布局和傳輸線等領域設計錯誤的結果。它通常是非高斯的，參考層不良導致的電源噪聲也是如此。

確定性抖動進一步分為子分量：周期性抖動（圖5中的PJ）;數據相關抖動（DDJ，也稱為碼間干擾或ISI）;占空比失真抖動（DCDJ）;以及任何其他不相關且與數據有界的時序抖動。PJ可能由其他信號的串擾和靠近串行數據信號的半導體開關引起）;通過電磁干擾（EMI）;以及其他不需要的調制。DCDJ是由數據中的不平衡轉換（即上升和下降時間的差異）引起的，DDJ與數據流中的位序列抖動相關（也受通道頻率響應的影響）。1

圖5.對于PJ，時序偏差具有可預測的模式。

總抖動 （萬億焦耳）

正如您可能猜到的那樣，TJ 由隨機和確定性組件組成（圖 6）。有幾種估計TJ的技術。有些人通過將TJ解析為RJ和DJ組件，然后使用RJ組件前面的乘數將它們相加來找到TJ。其他方法通過外推時間間隔誤差 （TIE） 測量的直方圖來查找 TJ。TJ 通常是以皮秒或單位間隔 （UI） 的小數部分表示的峰峰值。例如，0.2UI 表示抖動是數據眼的 20%。

圖6.如圖所示，系統中的總抖動可以包括各種類型的（組件）。

因此，要預測系統的整體性能，您必須了解抖動的類型及其影響。由于抖動會導致時序誤差，因此檢定和鑒定系統中的所有抖動分量變得越來越重要。但是，在此之前，您必須確定抖動的來源。如前所述，這兩種類型（隨機和確定性）具有不同的來源。設計人員對現有嵌入式電路板系統中的 RJ 源幾乎沒有控制權，2但良好的設計實踐將大大減少甚至消除DJ的來源。每個抖動分量都有特定原因，如表1所示。1

抖動類型	共同來源	根源
確定性	電磁干擾	PCB或系統中其他設備（例如開關電源）的傳導輻射的不需要的輻射。
	串音	相鄰導體之間的耦合產生的不需要的信號。
	思考	信號陣容上的阻抗不匹配（或不匹配）（從接收器的角度來看是ISI），由于短截差，端接不正確或缺失和/或物理介質中的不連續性。
隨機	散粒噪聲	電子和空穴在半導體中移動時產生的白噪聲（即系統組件內的噪聲）。
	閃爍噪聲	1/f 噪聲，主要在較低頻率下。
	熱噪聲	自由電子和離子之間的能量轉移產生的白噪聲。它是由導體中電子的運動和碰撞產生的。

實現特性良好的高速串行鏈路的六個步驟

鏈路表征框架

此處介紹的鏈路表征框架有助于識別和測量時鐘和數據抖動的來源。該技術取決于設計人員分離抖動源的能力，并專注于此測試框架揭示的問題區域。抖動測試通常需要觀察通道上的重復測試模式。

要使用的數據模式很重要，因為反射和ISI都是依賴于數據的噪聲源。本文中用于收集大部分繪圖的測試模式包括混合頻率重復 K28.5 序列（也稱為逗號字符：K28.5 = 00111110101100000101）和偽隨機位序列 （PRBS-23）。PRBS模式提供了在實際數據流量中可能觀察到的不同位序列的良好分布。還提供用于抖動評估的其他一致性測試模式，包括抖動測試模式 （JTPAT）、一致性隨機模式 （CRPAT） 和合規性 JTPAT （CJTPAT），僅舉幾例。

獲得準確測量的關鍵在于為您的應用選擇合適的測量設備（例如示波器和探頭）。對于該框架的第 1 步（以及其余步驟），信號在通過 50Ω 傳輸線形成的通道傳播后進行測量，該通道還包括電纜、連接器和 FR4 PCB。焊接到PCB走線，盡可能靠近接收器IC，具有高帶寬和低容性負載的差分高性能探頭。

第 1 步。量化隨機和確定性抖動（RJ 和 DJ）

首先，觀察信令電平。然后，收集鏈路測量值并將其與標準進行比較。（表 2 給出了與 XAUI 規范的測量示例，XAUI 規范是 PHY 輸入特性的測量值。SI 工程師可以為測試系統所依據的標準創建類似的矩陣。

眼圖是評估高速信號完整性的最重要測量工具之一。它疊加來自多個單位間隔 （UI） 的波形，使用實際時鐘或重建的時鐘作為時序參考。由于眼圖可幫助您可視化波形的幅度行為和定時行為，因此它是抖動最有用的表示之一。圖7顯示了從XAUI通道獲取的眼圖測量結果。

圖7.此眼圖（XAUI 測量）顯示在 PHY 設備的輸入端。

使用示波器上加載的時序分析軟件（例如，泰克的 TDSJIT3）。將示波器設置為“黃金PLL”后，SI工程師可以設置表2中所示的參數，并捕獲信道流量的眼圖。然后，可以針對所使用的特定標準完成表2所示的矩陣。（黃金PLL是一種濾除示波器觸發抖動的方法，從而確保鏈路上實際存在測量的抖動幅度和直方圖中表示的任何抖動。

輸入特性	規范	測量
差分上升和下降時間（T射頻)	?
DJ 耐受性	0.37用戶界面
TJ公差	0.65用戶界面
差分幅度（VP-P)	2.2VP-P（最大）

第 2 步。測量幅度噪聲或電壓誤差直方圖

此步驟測量幅度噪聲，這可能會導致設計誤差。我們正在查看幅度的概率密度函數 （PDF） 是否在 1 和 0 水平上都具有正態分布。（圖 8 顯示了 XAUI 鏈接的 PDF。直方圖中以藍色顯示的隨機振幅噪聲（以紅色圈出）可視為正態分布。SI工程師還可以將此圖用作圖形輔助，以確定是否存在其他信令問題，例如過沖和下沖。如果幅度噪聲是一個問題（例如，如果幅度直方圖是雙峰的），那么我們的電路板上可能存在功率分配問題。

圖8.電壓噪聲可以從眼圖得出，如下所示。

第 3 步。比較眼圖與“遠端”面罩

步驟3允許您估計長數據序列中接收信號的抖動質量。許多抖動應用包都包括標準模板，其最小閉合尺寸允許您評估測量通道的質量。通過將眼圖與接收掩碼進行比較，您可以查看給定配置中的眼閉量。眼睛應該沒有面罩（圖9a和9b）。

（二）

圖9.通過將XAUI遠端遮罩應用于測量的眼圖，您可以辨別壞情況（a）和好情況（b）。

在此階段，測試人員還將眼圖的上升沿與下降沿分開分析。在圖 10 的示例中，可以清楚地觀察到上升沿和下降沿在眼交叉點處未在中間對齊（雙峰直方圖在圖中的中間頂部圈出）。該雙峰直方圖表示通道上存在周期間抖動或PJ。直方圖也可以表示DCD或ISI抖動。

圖 10.該數據眼在交叉口邊緣顯示雙峰直方圖。

設計人員通常將測試限制在TJ的測量上，因此只能查看代表TJ（DJ和RJ混合在一起）的直方圖。但是，要了解抖動的根本原因并消除其貢獻組件，必須分離和識別每個組件。由于眼圖是一種通用工具，只能深入了解信號的幅度和定時行為，因此需要其他方法來分離抖動分量。

在下一步中，我們通過分析抖動直方圖和浴缸圖將TJ分成不同的組件。

第 4 步。單獨的抖動類型和組件

為了防止抖動進入系統，必須能夠分離RJ和DJ組件。步驟 4 中描述的技術可讓您區分這些類型的抖動，并有助于調試和設計驗證以及系統鏈路的表征。

現在，我們將分析在前面各節中收集的一些直方圖。

直方圖圖 TJ直方
圖是抖動分析的一個很好的初步。如上文抖動的兩個基本組件：DJ 和 RJ 以及圖 4 所述，出于建模目的，假設 RJ 具有高斯（正態）分布。這意味著它的概率密度函數由眾所周知的鐘形曲線描述。與我們的PRBS-23數據相關的TIE直方圖如圖11a和11b所示。請注意，TJ 直方圖也可以是多模態的。

圖 11.典型的抖動直方圖幾乎可以是高斯（a）和雙峰（b）。

圖11a的直方圖不一定是理想的，但圖11b的直方圖肯定指出了設計不佳的問題。如圖 10 所示，雙峰直方圖涉及中間未對齊的上升沿和下降沿。（一些系統性問題是“搞砸”直方圖并使其非高斯圖。雙峰直方圖通常表示大量的DJ。

當同時存在 DJ 和 RJ 分量時，抖動直方圖通常會變寬，不再類似于高斯分布。在這種情況下，左右峰值之間的差異代表DJ，并且由比應有的交叉點高一點的交叉點產生。這種情況可能與給定周期內的串擾信號引起的DCD抖動有關。因此，對于設計師來說，分析直方圖作為眼圖的補充見解非常重要。

浴缸圖

與直方圖一樣，浴缸圖提供了一種查看抖動并分析其時序的有效方法。通過將 BER 繪制為位間隔內采樣位置的函數，浴缸圖表示眼圖與 BER 的關系（圖 12）。（以預期的最大錯誤率為 10 的操作-12已成為許多系列標準中的事實要求。如圖12所示，DJ形成了浴缸曲線幾乎平坦的水平部分（金色區域），而斜率部分（藍色區域）是由于RJ。您還可以看到以下等式適用：

抖動眼開 + TJ = 1UI

圖 12.此浴缸圖顯示了 BER 與決策時間的關系。

測量抖動直方圖和/或浴盆曲線是通知SI工程師系統中抖動的主要步驟。然而，這兩種測量都沒有揭示抖動分量的單個來源。在下一步中，我們嘗試通過將DJ分成其組件來確定其根本原因。

第5步。診斷抖動的根本原因

我們現在分析頻域抖動，揭示DJ分量（即PJ，ISI，DCD等）作為不同的單頻雜散（線譜），可以很容易地可視化以確定其來源。這些頻域視圖可以包括相位噪聲圖、抖動頻譜圖或抖動趨勢的快速傅里葉變換 （FFT）。

數據TIE圖
的抖動頻譜 有幾種技術可用于測量單個波形上的抖動。一種技術檢查TIE的頻譜。TIE是數字數據轉換與其理想（無抖動）位置的時序偏差。（請參閱上一節關于總抖動。簡而言之，TIE 測量時鐘的每個有源邊沿與其理想位置相差的距離。TIE很重要，因為它顯示了即使是少量抖動的累積效應3隨著時間的推移。

我們現在回到正在表征的串行鏈路。圖13顯示了鏈路上TIE的抖動頻譜圖。在圖中，雜散顯示了通道在特定時間點的快照。馬刺的編號為 F1、F2、F3 和 F4。第一個雜散位于F1 = 61.44MHz（恢復時鐘的基頻）。雜散 F2 和 F4 是 F1 的整數倍（諧波）。雜散F3的頻率為153.18MHz，似乎不適合，因為板上沒有具有此頻率的時鐘源。F3表示卡上兩個或多個頻率的互調。當高速信號穿過電源/接地層的分離時，也可以產生它。當高速信號通過分離參考平面時，電流返回路徑中的不連續性會產生輻射。

圖 13.該數據的TIE光譜揭示了PJ的四個顯著雜散。

頻譜分析 為了揭示抖動源，SI工程師必須對抖動頻譜圖進行頻譜分析，以確定每個抖動源的調制頻率。頻域圖表現出獨特的頻率雜散。您可以使用以下方法隔離某些 DJ 組件：

隔離PJ
有時，串行數據通道會顯示一個漂亮的直方圖（高斯分布），但同一鏈路上的TIE頻譜顯示出一些雜散。這意味著一個小的PJ可以埋在RJ中，在TJ的直方圖上不可見。因此，即使抖動數沒有超出規格，也值得進行頻譜分析以消除所有抖動源。

在圖13的頻譜圖分析中，F3被視為不需要的調制的結果。正是這種類型的不需要的調制（例如由于EMI或串擾）通常會導致PJ。PJ的特征是它以固定的頻率重復。這種不需要的調制也可能由交叉耦合引起，例如從電源模塊耦合到數據或系統時鐘的開關噪聲。

隔離占空比失真（DCD）
DCD指出數字轉換的上升和下降時間的差異以及前面提到的器件開關閾值的變化。DCD是由差分輸入之間的電壓偏移以及系統上升和下降時間的差異引起的。例如，圖 9 中的上升沿和下降沿在中間未對齊。SI 工程師可以嘗試通過使用高頻模式（如 D21.5 （1010101010...））刺激系統來隔離 DCD。這種模式在顯示DCD的同時消除ISI是有效的。

隔離 ISI
DDJ的一個常見來源是傳輸串行數據的信號路徑的頻率響應。ISI是DDJ的一種。它是在包括電纜和連接器的頻道陣容中創建的;它受到FR4 PCB材料損耗的影響.由于ISI通常是發射器或信號路徑帶寬限制的結果，因此信號中有限的上升和下降時間會對數據位產生不同的幅度。3DDJ的另一個主要來源是由于總線端接不當而導致的通道陣容阻抗不匹配。終端阻抗不匹配的傳輸線引起的反射會導致傳輸信號的延遲和/或衰減。

第 6 步。優化發射預加重和接收均衡

眾所周知，PCB上有損耗的FR4走線引起的衰減量取決于信號速度和傳輸介質的長度。簡而言之，FR4 損耗在較高的開關頻率下更為嚴重。預加重和均衡可以減輕信號衰減和衰減的影響，從而恢復原始信號。此鏈路優化步驟不僅適用于支持發射器預加重和接收器均衡的PHY器件設計，也適用于用于預加重和均衡的分立IC的分立IC，可用于補償FR4材料引起的傳輸損耗。步驟 6 適用于包括調整 SerDes/PHY 器件的預加重和均衡電平的設計。因此，我們假定有關制度包括此類規定。

最佳預加重預加重
是一種信號改善技術，可在電纜遠端（接收器處）打開眼圖模式。通常，預加重通過增加某些頻率相對于其他（通常較低）頻率的幅度來提高傳輸信號質量。關鍵是要為設計找到最佳的預加重設置。

對于支持不同預加重級別的 SerDes 和 PHY 設備，SI 工程師可以逐步完成這些級別并選擇具有最佳眼睛的級別或達到 BER 10 的級別-12或更好。此外，還提供預加重驅動器IC，如MAX3982，可通過手動調諧發射器相對于接收器的眼開度和ISI抖動來優化性能。

與嵌入在SerDes/PHY器件中的分立式預加重IC相比，使用分立式預加重IC略有優勢：測試儀可以使用示波器捕獲接收器輸入端的眼圖，并快速看到信號質量的改善。簡單來說，眼睛越寬，質量越好。因此，SI 工程師應該使用最少的預強調來尋找最佳的眼睛開度。規則是：不要過分強調。最佳設置應可改善通道的整體抖動性能。

最佳均衡 除了添加預加重之外，您還可以通過優化接收器的均衡
設置來最小化ISI的影響。均衡器消除和/或克服在PCB和電纜上行進時對波形引入的高頻衰減的影響。接收器的均衡器補償接收到的信號，以補償PCB材料中的介電和蒙皮損耗，以及電纜中的高頻損耗。

在實際和實驗意義上，當該功能嵌入SerDes或PHY器件時，很難評估接收均衡的效果。外部接收器均衡器IC如MAX3784可以提供一種在示波器上快速觀察接收器均衡結果的方法（與SerDes的誤碼率測試相反）。圖14所示為3784Gbps信號速率均衡前后MAX5均衡器的輸入眼圖。這些測量是在 FR40 PCB 材料上的 6 英寸、4 密耳走線（帶狀線）上進行的。

圖 14.均衡器輸入端的眼圖（a）顯示了均衡（b）后的改善。

鏈路性能
雖然發射器的預加重有助于減輕數據中相鄰符號造成的干擾，但接收器的均衡也有助于實現類似的結果，如圖14所示。預加重和均衡是當今減少或克服串行傳輸介質中傳輸損耗的主要技術。

一個重要的問題仍然存在：多少預加重和/或均衡才足夠？答案取決于應用和頻道陣容。盲目地將系統設置為過多的預加重或均衡可能會對系統產生負面影響。SI 工程師必須進行信號質量測量，以確定給定應用的適當預加重和均衡量。Maxim擁有豐富的預加重和均衡器IC產品組合，適用于電路板和電纜應用。器件覆蓋1Gbps （MAX3803）至12.5Gbps （MAX3804）的范圍。

圖 15.選擇預加重/均衡器IC的指南顯示為電路板和電纜的數據速率和信號路徑長度的函數。

結論

如果您今天設計一個高速數字系統，那么您很可能會滿足抖動規格或抖動預算。了解抖動及其原因可以創建高性能系統。將TJ精確分離為RJ和DJ，將DJ精確分離到其子組件（PJ，DCD，ISI）中，對于符合串行標準至關重要。了解抖動的復雜性對于提供診斷信息以改進設計也很重要。

設計師必須確保他們的設計出于競爭優勢的原因而工作，但他們也必須知道他們的設計停止工作的點。通過識別抖動及其來源，本文提出的鏈路表征框架（見圖16）應有助于提高系統性能。

圖 16.擬議的測量、識別和消除時鐘和數據抖動框架包括六個步驟。

審核編輯：郭婷