SPI（串行外設接口）總線是 設計師有很多原因。SPI總線可以在高電平下運行 速度，短時傳輸數據速度高達 60 Mbps 距離，例如板上的芯片之間的距離。巴士是 概念簡單，由一個時鐘、兩條數據線組成， 和芯片選擇信號。由于數據在一個階段呈現 的時鐘和在相反的相位上回讀，有一個 延遲和速度不匹配的余地很大。 最后，總線由單向線路組成， 簡化微處理器中的實現，消除 控制流問題和與隔離 光耦合器或數字隔離器，因為隔離器是 固有的單向設備。

在工業應用中，如熱能或壓力 監控系統，與ADC中的通信 傳感器前端不需要高采樣率，并且， 因此，SPI時鐘速率很高。即使是孤立的設計也很簡單 在各種隔離技術中實施，但是 需求會隨著時間的推移而變化。久負盛名的 SPI 接口 已被長線應用推向極限 運行、高數據速率和隔離要求。在 本文，我們將介紹SPI總線，其約束條件以及 如何在孤立的系統中處理它們。

突破隔離式 SPI 極限的應用 性能是高動態范圍傳感器接口。自 創建一個具有寬動態范圍的系統，設計人員會 從信噪比（SNR）良好的ADC開始， 這通常與單詞長度有關;16 位是 常見于轉換器。但是更高的動態范圍在哪里 必需的，可以采用其他技術，例如變量 獲得輸入放大和過采樣。 過采樣會犧牲帶寬來抑制噪聲。如果 采樣頻率加倍，通常噪聲 性能提高了 3 dB。例如，75× 過采樣率將改善噪聲 性能和動態范圍約為 18 dB。A 75× 信號過采樣意味著ADC在 900 kSPS 將提供 18 dB 更好的動態范圍，大約 帶寬為 6 kHz。帶寬和動態范圍可以 當然需要權衡，但最終，將 ADC 作為 越快越好，好處越大。這意味著 SPI 總線將不得不跟上這種雪崩式的數據。讓我們 使用用于 高采樣速率應用，例如ADI AD7985脈沖星ADC，其運行速率可達2.5 MSPS，并了解如何 通過 SPI 總線與其通信會影響 信號鏈。

模數轉換器接口

典型的模數轉換器處理兩個數據 基本操作如圖 1 所示。首先，ADC具有一個 轉換周期 （t卷積） 通過其內部的位置 創建表示電壓的數字字的過程 在其輸入。其次，ADC傳輸采集的數據 在 采集時間（tACQ).ADC 通常具有 最短循環時間（t中青） 才能啟動另一個 轉換，大約是 t 的總和卷積和 tACQ但可以是 當ADC具有特殊的傳輸模式時，時間較短，允許 收購和轉讓重疊。為簡單起見，以下內容 討論將基于順序轉換和 收購。

圖1.簡單的ADC傳輸序列。

轉換時間和最小循環時間相同 無論數據如何傳輸。但收購 時間取決于數據接口的屬性，在大多數情況下 SPI總線的操作案例。如果采集時間是 由于SPI上的時鐘速率而延長，采樣速率 ADC可能會受到嚴重限制。

SPI 時鐘速率限制

微處理器/FPGA （MCU） 和 ADC如圖2所示。SPI 總線由 一對移位寄存器之間的連接，一個在 主MCU和從屬ADC中的一個。單片機提供 同步傳輸的時鐘。時鐘的一個邊緣 將數據移出移位寄存器和互補 邊緣時鐘已呈現到另一個中的數據 環形拓撲中每個移位寄存器的結束。在 ADC，可能不需要從MCU轉移數據 到ADC，因此該通道已被消除 簡單以及從屬選擇。ADC 填充其 在轉換工作階段內部移位寄存器，然后在采集期間移出寄存器 階段。

圖2.ADC SPI通信模塊/時序圖

在SPI事務中，時鐘信號由 主站通過一些接線延遲傳輸到從站，其中 它觸發從站在某些內部數據后移出其數據 延遲。數據信號再次傳回主站 通過接線延遲，它必須到達主站 時鐘互補邊緣的時間。大師 通常有一些額外的設置時間要求 這一行。此時序如圖 2 所示，它顯示了 這些延遲確定了一半 主時鐘周期。在非隔離系統中，這些時間是 通常非常短，在大多數情況下<10 nS，并允許SPI 時鐘以超過 50 MHz 的速度運行。

如果將隔離柵添加到SPI數據路徑，如圖所示 在圖 3 中，它添加了類似于跟蹤延遲的項。然而 根據用于隔離的技術，信號 傳播延遲（prop延遲，TP.ISO） 通過隔離 可以超過 100 nS。圖 3 還顯示了如何 一組延遲時間延長了數據所需的時間 交易并顯著增加半期 SPI 時鐘。隔離延遲主導所有其他時間 系統中的延遲和最大時鐘頻率可以 降至幾兆赫。

圖3.隔離式ADC SPI通信模塊/時序圖。

時鐘周期的主要約束是 要求數據及時存在于主服務器上 下一個時鐘邊沿。在非隔離系統中，這并不算什么 約束，它實際上增加了數據的健壯性 通過允許慷慨的時序裕量進行轉移。然而 一旦數據路徑的傳播延遲開始 主導半期，嚴重退化最大值 巴士的速度。

幸運的是，有一種方法可以繞過此限制。如果數據 從奴隸返回有一個獨立的時鐘 與之同步，可以有一個單獨的接收移位寄存器 在MCU中設置以接受基于獨立數據的數據 時鐘。在這種情況下，SPI 總線的吞吐量不再 受隔離柵傳播延遲的限制，但 通過隔離器的吞吐量。

獨立時鐘DCLK可通過以下方式輕松創建： 向隔離器添加匹配的高速數據通道 并沿匹配的 SPI 時鐘發送隔離 SPI 時鐘的副本 包含來自ADC的數據的數據路徑，如圖4所示。 此方法確實需要額外的硬件 隔離屏障;一個額外的隔離通道和一個 MCU中的獨立時鐘移位寄存器。單片機 從輔助接收寄存器讀取數據，而不是 標準 SPI 寄存器。

圖4.創建獨立數據時鐘的隔離系統。

為了說明如何植入這種數據傳輸方法 在不同的技術中，以下三個例子是 定量檢查最大速度，以及 定性功耗和所需電路板 空間。我們將看到，在標準隔離SPI中，它 是限制速度的往返傳播延遲，以及 在延遲時鐘方案中，它是時序偏差和 設置限值的隔離器失真。

光耦合器實現

在典型的工業應用中，單通道數字 光耦合器常用于高速隔離 巴士。需要四個光耦合器來隔離一個標準 4線SPI總線。時序參數在 估計常用工業中的最大SPI時鐘速度 CMOS光耦合器有：

最大數據速率為 12.5 Mbps 或最小 脈沖寬度為 80 ns。

最大傳播延遲（噸.ISO） 的 40 ns。

最大脈沖寬度失真 （PWD） 為 8 ns。

最大器件間傳播延遲偏斜 （噸PSK） 的 20 ns。此參數很重要，因為 多個光耦合器用于創建 隔離式SPI總線。

為了估計SPI吞吐量，我們假設一些典型的 圖 3 中不同組件的延遲。每條跡線 假設延遲為 0.25 ns，相當于總跡線 延遲 （t跟蹤） 的 1 ns。類似地，從機延遲（t奴隸） 和 主設置延遲 （t主人） 假定為 3 ns 和 2 ns 分別。

因此，從我們對隔離式SPI時鐘速率的討論來看，在 圖3所示，對于使用上述光耦合器隔離的SPI總線， SPI 時鐘周期的一半將是

或 86 ns—導致 SPI 時鐘速率為 5.75 MHz 或 速度較慢，并明確表示 2 × TP.ISO大大 減慢 SPI 總線速度。

現在，考慮在反向添加一個額外的隔離器 將隔離時鐘信號路由回主站的方向 并實現延遲時鐘，如圖4所示。這 允許我們生成與返回的時鐘信號同步的時鐘信號 來自從屬站的數據。往返傳播延遲 [2 ×噸.ISO]的隔離器不再限制時鐘速率。跟 系統中剩余的延遲，可以隔離SPI的一半 時鐘周期≥ [t跟蹤+ 噸奴隸+ 噸主人] ns或6 ns， 支持最大 80 MHz 的 SPI 時鐘速率？ 不幸的是，答案并不那么簡單。

正向和反向通道中的不對稱性必須仍然 計算最小SPI時鐘時考慮的因素 周期如圖 5 所示，為 t扭曲.傳播延遲 器件之間的偏斜和脈沖寬度失真限制了 新的SPI半時鐘周期至

或 62 ns。這導致實際最大時鐘速率為8 MHz。但是，由于其最小脈沖寬度限制為80 ns，該光耦合器只能支持6.25 MHz的最大SPI時鐘。上面的例子表明，即使光耦合器不受其最小脈沖寬度的限制，tSKEW也會將最大SPI時鐘速率從可能的80 MHz（完美延遲匹配）限制在實際應用中達到6.25 MHz。

圖5.實用的 DCLK 時序圖。

可以使用速度更快的光耦合器，最小值更短 脈沖寬度有幫助？超高速光耦合器，具有 20 ns的最小脈沖寬度可以允許我們運行 以前的接口速率較高。但即使是這些設備 遭受較大的偏斜和失真參數。用 tPSK16 ns，PWD為2 ns，最小SPI時鐘的一半 周期≥ 42 ns，從而產生最大時鐘 速率為 11.75 兆赫。在上述兩種情況下，時間 光耦合器的特性進一步降低 時間，從而在 延遲時鐘和從數據。添加時序裕量 這些變化導致需要進一步減少 SPI 時鐘速率。

使用額外的快速光耦合器進行SPI隔離， 除了非常昂貴，還需要很多板 因為這些器件通常是 SO8 中的單通道 需要軟件包和 5 個通道。的功率預算 隔離接口的電流可達 20 mA 每個通道。

數字隔離器實現

在過去十年中，新一代數字隔離器 已可用。這些器件具有更高的集成度， 更高的速度、更低的傳播延遲、低偏斜和更少的失真?？紤]一個四通道數字隔離器—— 3 個正向通道和 1 個反向通道允許緊湊 隔離4線SPI總線。類似于光耦合器 示例，我們從以下時序參數中獲取 數據表;最小脈沖寬度為 11.1 ns （90 Mbps）， 最大傳播延遲（tpISO） 的 32 ns，最大脈沖寬度 失真 （PWD） 為 2 ns，最大傳播延遲偏斜 零件之間（tPSK） 的 10 ns。但是，與單通道不同 光耦合器，在四通道數字隔離器中，通道間 一對相反方向之間的匹配 渠道也需要考慮。在上面的部分中，這 參數 （tPSKOD） 為 5 ns。

使用與圖3相同的典型延遲，即半時鐘 使用數字隔離器的隔離式SPI總線的周期 應該是

或 70 ns，最大時鐘為 7 MHz。就像 光耦合器案例中，我們看到SPI速率很高 受隔離器傳播延遲的限制。但 數字隔離器內置標準CMOS技術，具有 在整個產品生命周期內具有非常穩定的時序特性。 這使我們能夠在不留下太多時間的情況下設置 SPI 時鐘速率 時序特性變化的余量。

如果使用額外的隔離器通道來實現延遲 如圖 4 所示的時鐘，至少額外高 需要使用速度通道。再次實現 SPI 吞吐量 取決于 時鐘和數據通道。鑒于所有 通道類似，新的SPI半時鐘周期應該是

或 25 ns，最大時鐘速率為 20 MHz。

在許多應用中，MCU僅從 ADC，不會移入任何東西。在這種3線SPI總線中， 具有2個反向通道的單個四通道數字隔離器 用于實現SPI總線和延遲時鐘。在 這些情況，還有一個額外的好處。半SPI時鐘 期間將是

或 20 ns，從而獲得更快的最大時鐘速率 25兆赫。

盡管數字隔離器的速度和偏斜 明顯優于光耦合器，時序偏差 通道之間的失真仍然限制了最大值 可能的SPI時鐘速率。用于延遲時鐘的額外隔離器 仍然消耗大約 20% 到 25% 的功率。因此，使用 現有的隔離器將消耗更多的電源和電路板空間 同時仍然達不到最大可能的好處 方案。

優化數字隔離器延遲時鐘 實現

ADI公司開發了一種數字隔離器，該隔離器經過優化，適用于 在延遲時鐘中提供盡可能高的性能 方案。ADuM3150（圖6）是SPI隔離器的一部分?系列高速數字隔離器旨在優化 SPI總線的隔離。ADuM3150產生延遲 時鐘，DCLK，無需使用額外的隔離器通道。 DCLK 通過延遲標準 SPI 時鐘產生 等于往返傳播延遲的量 [2 × tpISO]通過隔離器。圖 6 顯示了內部 ADuM3150的框圖延遲單元小心 在生產時進行修剪以匹配往返道具延遲 通過零件，從而最大限度地減少時序失配 在延遲時鐘和返回從站數據之間。延遲 不匹配不僅大大減少，而且非常 在廣泛的工作條件下定義良好，并且 DCLK 在數據表中保證犯 錯參數。

圖6.ADuM3150 SPI隔離器延遲時鐘實現

DCLKERR 是延遲時鐘與從站數據不同步程度的量度，因此 DCLKERR 的符號指示延遲時鐘是領先還是滯后于從站數據。由于延遲時鐘用于將從屬數據采樣到主站，因此它不應引導數據。DCLK 滯后數據是可以接受的，只要它不會完全錯過數據采樣位。ADuM3150數據手冊對DCLKERR的規格為–3 ns至8 ns，PWD的規格為3 ns?？紤]到最大超前DCLKERR和PWD，SPI時鐘速率為

或 12 ns，最大時鐘速率為 40 MHz。 ADuM3150， 最大數據速率為40 MHz，能夠與此相匹配 高SPI時鐘速率，無需任何尺寸、成本和功耗 與使用額外隔離器通道相關的處罰。

結論

為了使過采樣成為增加的有用工具 動態范圍在傳感器應用中，必須有很高 與目標頻率相比，采樣頻率的倍增器足以提供顯著的噪聲 減少。此處介紹的延遲時鐘方案 提供了提高隔離吞吐量的途徑 SPI接口，提高采樣率。此方法將 在可用范圍內提升最大SPI時鐘速率 隔離技術。數字隔離技術 與舊式光耦合器相比具有顯著優勢 由于嚴格控制通道之間的偏斜和 信號鏈中的其他失真。ADI公司已經采取了這個 技術進一步優化SPI專用隔離器， ADuM3150，提供低偏斜集成延遲時鐘 功能無開銷和功耗 較舊的技術和方法。這將啟用示例 與快速 ADC 配合使用時，速率高達 1 MSPS，通過 允許通過隔離的高達 40 MHz 的數據傳輸 SPI 端口。ADuM3150是SPI專用系列產品的一部分 數字隔離器，可提高與高 通道數 ADuM3151/ADuM3152/ADuM3153 作為ADuM3154的附加功能，支持 多個隔離的從站。

審核編輯：郭婷