11 分支走線對信號反射的影響

有些設計中可能是三個或者更多芯片在同一個信號鏈路上，按照flyby拓撲結構布局。如下圖是一顆SOC和3顆DDR3的PCB布局設計。因為三顆DDR3的ADD是共用一組來自SOC的信號線，因此只有ADD信號線有分支一說，黃色箭頭所示即為分支，也稱為樁線。除了PCB板上的走線，芯片封裝中的走線也是樁線的組成部分。這些分支是影響信號反射波形的因素之一。DATA線是SOC和DDR點對點傳輸的，沒有分支。(注：此處僅僅是舉例，現實設計中，通常SOC的一組DDR端口驅動2顆DDR3芯片，SOC的另一組DDR端口驅動另外1顆或者2顆DDR3芯片)。

信號從SOC端(A點)輸出后，當傳輸到第一個分支時(B點)，遇到的阻抗是兩端傳輸線的并聯阻抗，即在此分支遇到的阻抗會下降，因此在此阻抗變化點，會有負反射發生，有負反射波形返回SOC。同時另一部分的信號將沿著兩個分支繼續傳播(一個向DDR3-2方向傳播下去，另一個向DDR3-1方向傳輸)。當信號到達DDR3-1終端時，可能會有反射發生，從DDR3-1終端反射回分支點(B點)，再從A點反射回DDR3-1終端，即在DDR3-1的這一段分支上來回反射。類似的情況也會在分支C點、D點發生。因此A點、B點、C點、D點、DDR3-1終端點、DDR3-2終端點的波形，是這些分支的反射波形的組合。它們的計算是極其復雜的，通過仿真電路得到仿真波形是比較高效的辦法。

針對分支走線對信號的影響，做仿真如下：

(一)沒有分支時的仿真

仿真結果如下：負載端R2的波形看起來還不錯，沒有反射振鈴，過沖和下沖也很小。

(二)有分支走線存在時的仿真

仿真電路如下：分支TL2和R3已經接入信號路徑。

如下是有分支存在時的波形。可以看到負載R2和負載R3上的波形非常的差。明顯的多次振鈴，幅度也超過信號電壓幅度的±5%。

針對這種設計，怎么修改才能是信號滿足負載端的需求呢?

(三)如果仿真電路只有2個負載，可以考慮T型拓撲

在上圖<2>中，TL1長度為1in，TL2長度為0.5in。即負載R3距離源端近，負載R2距離源端遠。因為只有兩個負載，可以修改設計如下圖<3>所示，TL1=TL2=1in，即兩負載距離源端一樣，按照T型結構布局和走線。

仿真結果如下：兩負載的波形完全重合，也沒有過沖、振鈴之類的失真。

(四)如果多于2個負載的拓撲結構，盡量縮短TL2等的距離

如下圖，針對TL2的不同長度做信號仿真。

如下是TL2在不同長度下的負載R2的波形

局部放大后，可以看到。TL2=0.05in的是綠色實線波形，只有幅度很輕微的抖動。最嚴重的是TL2=0.5in藍色虛線波形，抖動和振鈴非常明顯。其他波形隨著TL2長度的縮短，質量越來越好。

結論：多負載設計時，如果是兩個負載，考慮按照T型拓撲設計。如果大于兩個負載，按照Flyby拓撲結構設計時，每個分支的走線都盡量短。在PCB出圖前，最好結合實際PCB疊層參數、PCB走線參數進行仿真，調整到比較優化的階段。