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跨時(shí)鐘域電路設(shè)計(jì):?jiǎn)沃芷诿}沖信號(hào)如何跨時(shí)鐘域

FPGA技術(shù)驛站 ? 來源:FPGA技術(shù)驛站 ? 作者:FPGA技術(shù)驛站 ? 2023-04-20 09:38 ? 次閱讀

對(duì)于脈沖信號(hào)時(shí)鐘域,XPM_CDC提供了模塊xpm_cdc_pulse,如下圖所示。該模塊有5個(gè)參數(shù),其中參數(shù)DEST_SYNC_FF用于確定級(jí)聯(lián)觸發(fā)器的個(gè)數(shù);INIT_SYNC_FF用于確定仿真時(shí)是否使用觸發(fā)器初始值;

參數(shù)REG_OUTPUT用于確定是否對(duì)最終輸出信號(hào)寄存;參數(shù)RST_USED用于確定是否使用復(fù)位信號(hào);參數(shù)SIM_ASSERT_CHK則用于確定是否顯示仿真信息。從輸入/輸出端口來看,源端時(shí)鐘域的輸入信號(hào)為src_pulse和src_rst;

目的端時(shí)鐘域的輸入信號(hào)為dest_rst,輸出信號(hào)為dest_pulse(src_pulse跨時(shí)鐘域后的結(jié)果)。

98890990-df1b-11ed-bfe3-dac502259ad0.png

這些參數(shù)對(duì)仿真以及實(shí)際電路都有較大影響。如果參數(shù)INIT_SYNC_FF為0,同時(shí)RST_USED也為0,這就表明了仿真時(shí)不能使用同步寄存器鏈路的初始值,同時(shí)也沒有復(fù)位信號(hào)對(duì)其復(fù)位,這樣仿真時(shí)就會(huì)出現(xiàn)未知態(tài),如下圖所示。

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審核編輯 :李倩

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原文標(biāo)題:跨時(shí)鐘域電路設(shè)計(jì)(4):?jiǎn)沃芷诿}沖信號(hào)如何跨時(shí)鐘域

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