12 容性終端負載對信號反射的影響

之前的文章講述的都是阻性終端負載的反射。其實在負載（芯片管腳）上也有輸入電容存在，通常都是幾個pf。如下Table 174是某顆LPDDR4的各個輸入ball的輸入電容值。特別是當出現(xiàn)一個源端同時驅動多個負載時，負載端的輸入電容并聯(lián)總值會更大，例如SOC驅動多個DDR芯片。

如下是電容的阻抗公式：

因為這些容性終端負載的存在，之前文章提到的反射系數(shù)計算公式中的阻抗就不是一個單純的電阻了，而是一個復合的阻抗。其中容性終端負載會使反射系數(shù)中的瞬態(tài)阻抗隨著時間而變化。當信號的上升時間小于電容的充電時間，可以分三個階段來看電容阻抗的變化：

①在信號剛到達負載端時，電容兩端的電壓快速上升，此時阻抗很小。

②隨著電容充電的進行，電容兩端的充電電流慢慢減小，即dV/dt緩慢下降，電容阻抗開始變大。

③如果信號上升時間足夠長，可以使電容充滿電，此時電容相當于開路。

因此，隨著容性終端負載的變化，反射系數(shù)也隨著時間變化。在帶容性負載的傳輸線末端看來，電壓的變化就像是RC在充電。C是終端負載電容，R是傳輸線阻抗。

此處需要先理解RC電路的時間常數(shù)τ。它是指電容從0開始充電，充電到最大電壓值的1/e時，所需要的時間。因為自然常數(shù)e=2.718，所以1/e≈0.37。因此

假如一條傳輸線的阻抗是50R，容性負載是2pf。由此傳輸線和容性負載帶來的10~90%充電時間是：

2.2 x 50R x2pf=0.22ns。

如果源端輸出信號的上升時間比0.22ns短，則在最終的信號上升時間波形上，傳輸線末端的容性負載占主導地位。如果源端輸出信號的上升時間比0.22ns長，則在最終信號上升時間中源端輸出信號的上升時間占據(jù)主導地位。其實當源端信號的上升時間和0.22ns相當時，由傳輸線和容性負載帶來的10~90%充電時間已經對信號時序有影響了。例如一個信號源的上升時間是1ns，0.22ns的Z0-C延遲加在信號上，影響不明顯。另一個信號源的上升時間是0.1ns，0.22ns的Z0-C延遲，對信號的影響就和明顯了。

如下是在終端有一電容負載，電容取值分別是0pf~4pf時的仿真電路。

依據(jù)上述計算公式，得到不同負載電容值時，信號從10%上升到90%時的時間Tr如下表：

之前文章講過本仿真電路的源端波形，從10%上升到90%的時間Tr2=0.195ns。因此從C1=2pf開始，在最終的信號波形上，容性負載就占據(jù)主導地位了。如下圖仿真波形（黃色為C1=2pf，紫色為C1=3pf，橙色為C1=4pf時的波形），信號邊沿變緩慢的趨勢越來越明顯。

另外，對于同樣的容性終端負載，特性阻抗越小，時延累加越小。因為上述公式中C已經固定，能控制的就是R。因此在允許的范圍內，可以使R的在50R偏下一點。

13 傳輸線上引入的容性因素對反射的影響

在源端和負載端之間的傳輸線上，有些因素也會帶來寄生電容。例如傳輸線上的測試點（焊盤）、via等。這些寄生電容，在信號上升過程中，就像在信號路徑和返回路徑上并聯(lián)了一個容抗Zcap。這個跨接在傳輸線上的并聯(lián)阻抗會引起反射。

信號從源端出發(fā)，到達傳輸線中間的Zcap時，會有上升沿的延時，但是并沒有波形的振蕩（如上一節(jié)所述）。波形繼續(xù)向前，到達負載終端時，發(fā)生反射。當此反射波形在返回源端的過程中，到達Zcap時，波形中的負電壓部分會在Zcap處再次反射，這些反射回負載端的波形也是負電壓，并且最終在負載端的波形上形成下沖。電容量越大，電容的阻抗Zcap越小，負反射電壓越大，從而接收端的信號下沖越大。信號的上升時間越短，電容的阻抗Zcap越小，負反射電壓越大，接收端的信號下沖也越大。

如下圖是一個仿真電路，用C1來模擬傳輸線中途的寄生電容。C1的取值分別是0.3pf、0.6pf、0.9pf、1.2pf。之所以選擇0.3pf，是因為通常PCB設計中，一個via的寄生電容大約就在這個數(shù)量級。

仿真結果如下：和上一節(jié)的仿真結果比較，可以看到終端電容負載只帶來信號上升時間的延遲（變緩），并不會帶來信號的失真（振蕩）。而在傳輸線中途出現(xiàn)的寄生電容則會帶來信號失真。

下圖是將波形局部放大的結果。可以看到隨著電容的增大，信號的下沖越明顯。信號只有下沖失真。隨著整體都有振蕩，但是在上沖方面并沒有多大的幅度振蕩。這也是為什么很多芯片的應用手冊中要求高速信號在進行PCB走線時，最多換一次走線層，這樣頂多出現(xiàn)2個via。

隨著信號上升時間越來越快，傳輸線上可以接受的寄生電容越來越小。為了降低Zcap對信號反射的影響，希望Zcap大一些好，因為Zcap大一點，接收端的信號下沖就會小一些。但是如果Zcap太大了，又會減緩信號的上升時間。通常希望Zcap>5 x Z0.

電容阻抗的計算公式如下：

針對高速信號的上升沿波形，dV/dt就是V/Tr，因此

Tr是高速信號的上升時間（從V x10%上升到V x90%）。V是高速信號的高電平值。

Zcap的單位是歐姆。C的單位是nF，Tr的單位是ns。

因為希望Zcap>5 x Z0，所以

對于常見的50R阻抗控制傳輸線，

Cmax的單位是pf，Tr的單位是ns

例如針對Tr是1ns的信號，Zcap可以接受的最大電容是4pf。這個經驗公式可以在接插件選型時用來做為衡量參數(shù)之一。