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概述

接下來(lái)將介紹AD9361數(shù)據(jù)路徑在低電壓差分信號(hào)（LVDS）模式下運(yùn)行。AD9361數(shù)據(jù)接口使用并行總線（P0和P1）在AD9361和BBP之間傳輸數(shù)據(jù)樣本。這個(gè)總線傳輸使用簡(jiǎn)單的硬件握手信號(hào)進(jìn)行控制。在LVDS模式，兩個(gè)總線都與差分LVDS信令一起使用。9361的LVDS接口有助于連接到具有LVDS能力的自定義的ASIC和FPGA。

當(dāng)一個(gè)系統(tǒng)需要在噪聲環(huán)境中有優(yōu)越的交換性能和高于CMOS標(biāo)準(zhǔn)接口能提供的更高的傳輸速率時(shí)，通常會(huì)選用LVDS接口。當(dāng)使用LVDS接口時(shí)，建議所有的的路徑長(zhǎng)度不超過(guò)12英寸以及保持差分路徑緊挨著且等長(zhǎng)。下面是LVDS模式下的數(shù)據(jù)路徑。

2

LVDS接口模式下的數(shù)據(jù)路徑信號(hào)

數(shù)據(jù)路徑接口由下面這些信號(hào)組成。

2.1

數(shù)據(jù)時(shí)鐘（DATA_CLK）

DATA_CLK是由9361產(chǎn)生的差分信號(hào)并提供給BBP為RX數(shù)據(jù)路徑提高主時(shí)鐘。BBP使用主時(shí)鐘作為數(shù)據(jù)樣本的基帶處理和接口的數(shù)據(jù)傳輸?shù)臅r(shí)序參考。DATA_CLK在接收操作時(shí)為RX_D[5:0]提供了具有DDR操作的源同步定時(shí)。SDR在LVDS模式無(wú)效。

DATA_CLK的頻率取決于系統(tǒng)架構(gòu)（包括射頻通道，過(guò)采樣程度以及帶寬（BW）模式）。頻率通過(guò)SPI接口寫(xiě)入到AD9361。

DATA_CLK可以被AD9361停止（以響應(yīng)來(lái)自BBP的項(xiàng)目）在接口空閑期間減少電力消耗。如果沒(méi)有使能DATA_CLK，從 nontoggling狀態(tài)的切換必須符合電力層對(duì)對(duì)clean信號(hào)轉(zhuǎn)換的需求，且valid層始終由AD9361驅(qū)動(dòng)。

2.2

FB_CLK

FB_CLK是由BBP驅(qū)動(dòng)的差分LVDS信號(hào)，是DATA_CLK反饋的一個(gè)信號(hào)。FB_CLK為T(mén)X_D[5:0]在Tx bursts期間提供了具有雙邊沿捕獲的源同步定時(shí)。

FB_CLK在空閑期間可被BBP停止，以此來(lái)減少電能消耗。假如這樣的話，從 nontoggling狀態(tài)的切換必須符合電力層對(duì)對(duì)clean信號(hào)轉(zhuǎn)換的需求，且valid層始終由BBP驅(qū)動(dòng)。

2.3

RX_FRAME

RX_FRAME是由AD9361驅(qū)動(dòng)的差分LVDS信號(hào)，送到BBP 作為9361提供的數(shù)據(jù)采樣的幀信號(hào)。切換到高時(shí)指示幀信號(hào)的開(kāi)始。RX_FRAME在突發(fā)傳輸開(kāi)始時(shí)可以被設(shè)置為一個(gè)單一的到高的變遷，在整個(gè)突發(fā)傳輸中保持高，或者也可以設(shè)置為每個(gè)幀信號(hào)開(kāi)始都有一個(gè)上升沿的脈沖序列（占空比為50%）

2.4

RX_D[5:0]

RX_D[5:0]是由6個(gè)差分對(duì)組成的差分LVDS數(shù)據(jù)總線。它由9361驅(qū)動(dòng)送到接收數(shù)據(jù)的BBP。數(shù)據(jù)以數(shù)據(jù)字對(duì)在總線上傳輸，創(chuàng)建了12bit的數(shù)據(jù)總線。

2.5

RX_FRAME

TX_FRAME是由BBP驅(qū)動(dòng)的差分LVDS信號(hào)，供給9361作為由BBP提供的數(shù)據(jù)采樣的幀信號(hào)。切換到高時(shí)指示幀信號(hào)的開(kāi)始。Tx_FRAME可以接受在突發(fā)傳輸開(kāi)始時(shí)的一個(gè)到高信號(hào)的切換，在整個(gè)突發(fā)中保持高，或者在每幀開(kāi)始時(shí)有上升邊緣的脈沖序列（50%占空比）

AD9361一直傳輸空數(shù)據(jù)（全為0）直到第一個(gè)TX_FRAME信號(hào)指示有效數(shù)據(jù)。當(dāng)Tx路徑在FDD獨(dú)立模式下完成一次傳輸操作時(shí)并且數(shù)據(jù)路徑?jīng)]有自動(dòng)刷新時(shí)，這將是一個(gè)有用的特征。在這種情況下TX_FRAME將會(huì)維持低電平來(lái)完成數(shù)據(jù)刷新操作。更多細(xì)節(jié)參考狀態(tài)機(jī)使能部分。

注意：RX_FRAME和TX_FRAME都是接口正常工作所必須要的信號(hào)。

2.6

TX_D[5:0]

TX_D[5:0]是由6個(gè)差分對(duì)組成的差分LVDS信號(hào)。它由BBP驅(qū)動(dòng)送到9361，數(shù)據(jù)由發(fā)射器輸出。數(shù)據(jù)以數(shù)據(jù)字對(duì)在總線上傳輸，創(chuàng)建了12bit的數(shù)據(jù)總線。

2.7

ENABLE

ENABLE是由BBP驅(qū)動(dòng)到9361，在TDD模式提供數(shù)據(jù)突發(fā)傳輸控制（與TXNRX）。BBP提供的ENABLE信號(hào)至少觸發(fā)一個(gè)DATA_CLK周期，以指示每個(gè)突發(fā)的開(kāi)始，隨后第二次也至少觸發(fā)一個(gè)DATA_CLK周期來(lái)指示突發(fā)傳輸結(jié)束。AD9361在內(nèi)部跟蹤ENABLE脈沖的序列，以正確地解釋每個(gè)脈沖是每個(gè)突發(fā)傳輸?shù)拈_(kāi)始還是結(jié)束。ENABLE信號(hào)也能配置為電平模式，其中信號(hào)的狀態(tài)（而不是脈沖）決定ENSM何時(shí)在狀態(tài)之間移動(dòng)。

在LVDS模式，該端口一直為有效狀態(tài)（高電平）。在TDD模式，BBP和9361都忽略了inactive方向上的數(shù)據(jù)。開(kāi)始和結(jié)束延遲（由AD9361采樣的ENABLE脈沖與總線上第一和最后一個(gè)有效數(shù)據(jù)采樣之間）取決于數(shù)據(jù)路徑配置的不同。Rx_FRAME和Tx_FRAME信號(hào)分別由BBP和AD9361用來(lái)確定有效數(shù)據(jù)。FB_CLK信號(hào)用于對(duì)輸入進(jìn)行采樣。

在FDD模式下，ENABLE信號(hào)作為單個(gè)控制輸入來(lái)確定ENSM的狀態(tài).還有一種替代的FDD模式，其中ENABLE信號(hào)可以重新定義為RxON，控制Rx功能的ENSM直接由硬件輸入來(lái)控制。該模式稱為FDD獨(dú)立控制模式，BBP獨(dú)立地控制RX功能，這樣可以節(jié)省能源消耗。

2.8

TXNRX

TXNRX是由BBP驅(qū)動(dòng)到9361，當(dāng)ENSM在TDD模式時(shí)提供數(shù)據(jù)突發(fā)傳輸控制（與ENABLE）。當(dāng)ENABLE被AD9361采樣為高時(shí)開(kāi)始一個(gè)突發(fā)時(shí)，TXNRX上的電平也會(huì)被采樣來(lái)確定數(shù)據(jù)的方向。在TDD模式，TXNRX采樣為高指示發(fā)送數(shù)據(jù)，采樣為低電平指示接收突發(fā)傳輸。

TXNRX電平信號(hào)必須維持在整個(gè)數(shù)據(jù)突發(fā)傳輸（以一個(gè)有效的電平邏輯）。在采樣ENABLE啟動(dòng)脈沖之前，TXNRX信號(hào)可以建立任意數(shù)目的周期（≥0），在采樣ENABLE完成脈沖后，也可以改變?nèi)我獯螖?shù)的周期（≥0）。需要注意的是，TXNRX信號(hào)應(yīng)該只在ENSM處于ALERT狀態(tài)時(shí)改變狀態(tài)，因?yàn)門(mén)XNRX上升和下降邊緣在TDD模式下直接開(kāi)關(guān)相應(yīng)的合成器。

在正常的FDD模式下，TXNRX信號(hào)將被忽略，但必須保持在一個(gè)有效的邏輯電平。也有一種可替換的FDD模式，TXNRX信號(hào)可被重定義為T(mén)xON，直接的硬件輸入到ENSM來(lái)控制TX功能。在FDD獨(dú)立控制模式，BBP獨(dú)立地控制TX功能，這樣可節(jié)省消能源耗。

3

LVDS最大時(shí)鐘速率和信號(hào)帶寬

下表中列出的數(shù)據(jù)比較了LVDS數(shù)據(jù)總線配置在不同允許的工作模式下的最大數(shù)據(jù)時(shí)鐘速率和信號(hào)帶寬。列出了以下兩種情況下的最大射頻帶寬：使用避免混疊的最小采樣率進(jìn)行采樣，使用避免混疊的最小采樣率進(jìn)行采樣，采樣采用兩倍的過(guò)采樣。每種模式的細(xì)節(jié)將在后面的章節(jié)中給出。在LVDS模式下，最大DATA_CLK速率增加到245.76 MHz。該時(shí)鐘和56 MHz最大模擬濾波器帶寬限制了射頻信道信號(hào)帶寬。請(qǐng)注意，TDD和FDD模式的數(shù)據(jù)總線定時(shí)是相同的，因?yàn)槊總€(gè)路徑（傳輸和接收）都有一個(gè)專用的總線。

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雙端口全雙工模式（LVDS）

雙總線全雙工LVDS模式通過(guò)SPI寫(xiě)寄存器使能，在這個(gè)模式，p0和p1都被作為L(zhǎng)VDS信號(hào)，并且數(shù)據(jù)總線（D[11：0]）被分割成單獨(dú)的子總線（Rx_D[5：0]和Tx_D[5：0]）。每個(gè)子總線同時(shí)運(yùn)行，允許在BBP和AD9361之間進(jìn)行全雙工傳輸和接收數(shù)據(jù)。傳輸數(shù)據(jù)（Tx_D[5：0]）、FB_CLK和Tx_FRAME是由BBP驅(qū)動(dòng)的，這樣在FB_CLK、Tx_D[5：0]和Tx_FRAME之間的建立和保持時(shí)間允許AD9361使用FB_CLK捕獲Tx_D[5：0]和Tx_FRAME。

Tx_D[5：0]總線上的數(shù)據(jù)采樣由Tx_FRAME信號(hào)構(gòu)成，如時(shí)序圖所示。傳輸數(shù)據(jù)樣本以兩個(gè)數(shù)據(jù)包的補(bǔ)體格式攜帶，每個(gè)數(shù)據(jù)包中的第一個(gè)6位字包含MSB，第二個(gè)6位字包含LSB。最大的正樣本值是0x7FF，第一個(gè)字是0x1F，第二個(gè)字是0x3F，最大負(fù)值是0x800，第一個(gè)字是0x20，第二個(gè)字是0x00。Tx_D[5]是最重要的位，而Tx_D[0]是每個(gè)字中最不重要的位。

接收數(shù)據(jù)（RX_D[5:0]）,DATA_CLK和RX_FRAME由AD9361驅(qū)動(dòng)，DATA_CLK，RX_D[5:0]和RX_FRAME之間的建立保持時(shí)間允許BBP使用DATA_CLK去捕捉RX_D[5:0]和RX_FRAME。RX_D[5:0]總線上的數(shù)據(jù)采樣由RX_FRAME組成，如時(shí)序圖所示。傳輸數(shù)據(jù)樣本以兩個(gè)數(shù)據(jù)包的補(bǔ)體格式攜帶，每個(gè)數(shù)據(jù)包中的第一個(gè)6位字包含MSB，第二個(gè)6位字包含LSB。最大的正樣本值是0x7FF，第一個(gè)字是0x1F，第二個(gè)字是0x3F，最大負(fù)值是0x800，第一個(gè)字是0x20，第二個(gè)字是0x00。Tx_D[5]是最重要的位，而Tx_D[0]是每個(gè)字中最不重要的位。

注意，在CMOS模式下，F(xiàn)B_CLK必須由DATA_CLK生成，以便保持相同的頻率和占空比。這兩個(gè)時(shí)鐘信號(hào)之間沒(méi)有相位關(guān)系的要求。

如前所述，I和Q數(shù)據(jù)采樣在每個(gè)數(shù)據(jù)總線上進(jìn)行時(shí)間交錯(cuò)。對(duì)于1R1T系統(tǒng)，I和Q采樣以4路交錯(cuò)的方式攜帶：IMSB, QMSB, ILSB, QLSB, …在這種情況下，Tx_FRAME和Rx_FRAME信號(hào)與數(shù)據(jù)切換相一致。當(dāng)啟用50%占空比框架時(shí)，高狀態(tài)時(shí)是IMSB和QMSB，低狀態(tài)時(shí)是Ilsb和QLSB，然后，這些信號(hào)再次用IMSB調(diào)高，以指示新幀的開(kāi)始。

對(duì)于2R2T系統(tǒng)，來(lái)自RF路徑1和路徑2的I和Q樣本以8種方式交錯(cuò)攜帶：I1 MSB, Q1 MSB, I1 LSB, Q1 LSB, I2 MSB, Q2 MSB, I2 LSB, Q2 LSB, …在這種情況下，Tx_FRAME和Rx_FRAME信號(hào)與數(shù)據(jù)切換相一致。當(dāng)啟用50%占空比框架,高狀態(tài)時(shí)是I1 LSB, Q1 LSB, I2 MSB, Q2 MSB，低狀態(tài)時(shí)是 I2 MSB, Q2 MSB, I2 LSB, Q2 LSB.然后，這些信號(hào)再次用IMSB調(diào)高，以指示新幀的開(kāi)始。

對(duì)于2R1T或1R2T配置的系統(tǒng)，時(shí)鐘頻率、總線傳輸速率和采樣周期以及數(shù)據(jù)捕獲時(shí)序與2R2T的系統(tǒng)的配置相同。

然而，在只使用一個(gè)通道的路徑中，每個(gè)數(shù)據(jù)組中的禁用通道的I-Q對(duì)都未使用。這些未使用的IQ對(duì)將會(huì)被9361所忽略。例如，2R1T系統(tǒng)使用TX通道1，突發(fā)發(fā)送將會(huì)有4個(gè)未使用的slot:I1 MSB, Q1 MSB, I1 LSB, Q1 LSB, X, X, X, X, …在這種情況下，Tx_FRAME和Rx_FRAME與數(shù)據(jù)切換一致，高電平代表I1MSB, Q1MSB, I1LSB, Q1LSB，而低電平代表未使用的slot。這些信號(hào)再次用I1LSB切換高，以指示新幀的開(kāi)始。未使用的Xslot可以由BBP填充任意的數(shù)據(jù)值

這些值可以是常量值，也可以重復(fù)前面的數(shù)據(jù)樣本值，以降低總線切換點(diǎn)，從而降低功耗。

5

數(shù)據(jù)路徑功能時(shí)序（LVDS）

圖79和圖80中的時(shí)序圖說(shuō)明了雙端口FDD LVDS模式下總線信號(hào)之間的關(guān)系。時(shí)序圖中的差分?jǐn)?shù)據(jù)用實(shí)線和虛線繪制，以說(shuō)明數(shù)據(jù)線的差分性質(zhì)。

請(qǐng)注意，由于2R1T和1R2T系統(tǒng)遵循2R2T時(shí)序圖，因此在圖79和圖80中省略了它們。

LVDS 模式中不支持以下bit：

-交換端口—在LVDS模式下，P0為T(mén)x，P1為Rx。

無(wú)法更改此配置.

-單端口模式—兩個(gè)端口都在LVDS模式下啟用。

-FDD Full端口—在LVDS中不支持。

-FDD Alt Word Order—在LVDS中不支持。

-FDD交換bit—在LVDS中不支持。