最小化功耗是促進(jìn)IC設(shè)計(jì)現(xiàn)代發(fā)展的主要因素，特別是在消費(fèi)電子領(lǐng)域。設(shè)備的加熱，打開/關(guān)閉手持設(shè)備功能所需的時(shí)間，電池壽命等仍在改革中。因此，采用芯片設(shè)計(jì)的最佳實(shí)踐來幫助降低SoC（片上系統(tǒng)）和其他IC（集成電路）的功耗變得非常重要。

根據(jù)市場(chǎng)研究未來，131 年全球片上系統(tǒng)市場(chǎng)價(jià)值為 83.2021 億美元，預(yù)計(jì)到 214 年底將達(dá)到 8 億美元，2030 年至 8 年的復(fù)合年增長率為 30.2021%。芯片的性能受 SoC 和 RTL 設(shè)計(jì)的電源管理的影響很大。為了獲得功耗統(tǒng)計(jì)，工業(yè)采用功耗感知設(shè)計(jì)。

本博客的重點(diǎn)是多電壓設(shè)計(jì)術(shù)語，這些術(shù)語可用于HDL編碼以確定硅的功率性能。這些有助于在將功耗意識(shí)設(shè)計(jì)付諸實(shí)踐時(shí)理解設(shè)計(jì)參數(shù)。

多電壓設(shè)計(jì)（多電壓電源域）方法

電源與動(dòng)態(tài)功率有直接關(guān)系，動(dòng)態(tài)功率包括開關(guān)和短路電源。因此，降低功耗自然會(huì)提高功率性能。閾值電壓降低會(huì)導(dǎo)致柵極延遲增加。降低 SoC 模塊的電壓可能是用于滿足電源性能目標(biāo)的第一個(gè)設(shè)計(jì)實(shí)現(xiàn)方案。在圖1中，系統(tǒng)顯示了不同的電壓電平。

圖1

降低電壓會(huì)降低電流并增加?xùn)艠O延遲，這意味著設(shè)計(jì)可能無法以所需的時(shí)鐘頻率運(yùn)行。降低電壓可能會(huì)降低性能統(tǒng)計(jì)數(shù)據(jù)，但仍可以滿足性能，如圖1所示。在這里，VLSI芯片性能是通過降低不同模塊的單獨(dú)電壓來實(shí)現(xiàn)的。

圖1也可以稱為多VDD設(shè)計(jì)。邏輯被劃分到稱為電源域的不同域中。結(jié)構(gòu)模型或源自行為Verilog的門級(jí)網(wǎng)表為每個(gè)域使用不同的電壓線?？梢愿鶕?jù)性能目標(biāo)運(yùn)行各個(gè)域。圖 2 顯示了相同的詳細(xì)說明。

圖2

許多公司使用IEEE標(biāo)準(zhǔn)1801-2018統(tǒng)一電源格式UPF 3.1得出的功率意圖來定義芯片的功率參數(shù)。電源架構(gòu)師利用此技術(shù)創(chuàng)建描述電氣設(shè)計(jì)的電源和功率控制意圖的文件。電源組、電源開關(guān)、電平轉(zhuǎn)換器和存儲(chǔ)器保持技術(shù)都包含在注釋中。電源狀態(tài)、轉(zhuǎn)換、模擬狀態(tài)的集合、網(wǎng)絡(luò)的 PG（電源/接地引腳）類型和功能屬性，以及有助于逐步細(xì)化電源意圖的 -update 參數(shù)都是施加到電子系統(tǒng)的潛在功率的可定義描述。

創(chuàng)建多電壓設(shè)計(jì)的要求

電平轉(zhuǎn)換器

如圖3所示，電平轉(zhuǎn)換器將改變電壓電平，以確保在連接LS（電平轉(zhuǎn)換器）電路時(shí)，在不同電壓下工作的不同模塊將正常工作。這些電路以HDL實(shí)現(xiàn)，也可以用于實(shí)現(xiàn)驅(qū)動(dòng)強(qiáng)度。該圖顯示了低電壓到高壓電平轉(zhuǎn)換器（A）和高電壓到低壓電平轉(zhuǎn)換器（B）。Vi和Vo是不同模塊中不同電壓電平的源和目的地。

圖3

功率門控

圖4中的方法稱為“斷開未使用的門的電源”。該圖顯示了這種情況的實(shí)現(xiàn)。電源門控用于降低漏電功率。此步驟在架構(gòu)級(jí)別執(zhí)行，同時(shí)計(jì)算低功耗模塊的性能因素，或在其他優(yōu)先級(jí)模塊打開時(shí)處于休眠狀態(tài)的模塊，或通過軟件斷開電源的模塊，或在關(guān)閉電源時(shí)。

電源門控與現(xiàn)代傳統(tǒng)術(shù)語（如設(shè)備的睡眠/喚醒事件）一起使用。喚醒和睡眠序列遵循某些架構(gòu)決策，以啟用或禁用控制芯片電源邏輯的操作序列。

圖4

在實(shí)施電源門控時(shí)必須特別小心，因?yàn)閬碜噪娫撮T控模塊的輸出信號(hào)會(huì)帶來特殊的挑戰(zhàn)。這考慮了微體系結(jié)構(gòu)級(jí)別的隔離和保留策略，同時(shí)執(zhí)行喚醒或睡眠序列。在電路中放置保持和隔離策略的電路不應(yīng)影響功率性能因數(shù)。

保留單元用于保存芯片的狀態(tài)，以便在模塊的喚醒序列期間使用。圖 5 顯示了在斷言保存序列時(shí)保存的狀態(tài)。Vdd_sw（開關(guān)電源電壓）由開關(guān)控制，Vdd始終開啟電壓以上電電路。當(dāng)保存（保存序列）被置位時(shí)，模塊的輸出被鎖存并可作為反饋。

圖5

圖6顯示了當(dāng)關(guān)斷或休眠階段與接收端隔離時(shí)引入隔離單元的位置。隔離單元使它們保持關(guān)閉狀態(tài)，并將輸出阻止為預(yù)定義的值。通過這種方式，連接隔離單元以減少撬棍電流，從而減少電源泄漏。

圖6

時(shí)鐘門控

這種方法稱為在沒有活動(dòng)要執(zhí)行時(shí)電路未遇到內(nèi)部信號(hào)切換時(shí)關(guān)閉時(shí)鐘轉(zhuǎn)換。這有助于控制功率方程的轉(zhuǎn)換頻率。幾乎所有的 EDA 工具都能識(shí)別并支持這一點(diǎn)。

SoC 的復(fù)雜性不斷擴(kuò)大，對(duì)電源管理提出了新的需求。各種SoC電源域的電源必須足夠靈活，以便由開發(fā)人員控制，以控制功耗并提高電池自主性。仔細(xì)的功耗分析和對(duì)手頭工具功能的了解是選擇最佳解決方案的先決條件。通過在設(shè)計(jì)流程中盡早分析電力需求，可以預(yù)防與電力相關(guān)的危機(jī)。通過早期分析，功耗目標(biāo)也更容易實(shí)現(xiàn)，因?yàn)楦呒?jí)別的技術(shù)可以節(jié)省最多的功耗。

審核編輯：郭婷