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Cadence Virtuoso Design Platform 助力 IC 設計自動遷移到臺積電的最新工藝技術

新的生成式設計技術可將設計遷移時間縮短 2.5 倍

相應的 PDK 支持節(jié)點到節(jié)點設計和版圖的輕松遷移

楷登電子(美國 Cadence 公司，NASDAQ：CDNS)近日宣布推出基于 Cadence Virtuoso Design Platform 的節(jié)點到節(jié)點設計遷移流程，能兼容所有的臺積電先進節(jié)點，包括最新的 N3E 和 N2 工藝技術。這一新的生成式設計遷移流程由 Cadence 和臺積電共同開發(fā)，旨在實現(xiàn)定制和模擬 IC 設計在臺積電工藝技術之間的自動遷移。與人工遷移相比，已使用該流程的客戶成功地將遷移時間縮短了 2.5 倍。

Virtuoso Design Platform 可自動將原理圖單元、參數(shù)、引腳和連線從一個臺積電工藝節(jié)點遷移到另一個工藝節(jié)點。之后，Virtuoso ADE Product Suite 的仿真和電路優(yōu)化環(huán)境對新原理圖進行調整和優(yōu)化，確保設計達到所有要求的規(guī)格和測量結果。

得益于采用模板的 Virtuoso Layout Suite 生成式設計技術、Virtuoso Design Platform 的臺積電模擬映射和布線技術，Cadence 和臺積電的客戶可以自動識別和提取現(xiàn)有版圖中的器件組，并將其應用于新版圖中的相似組。

“隨著應用需求的增長，許多客戶希望將傳統(tǒng)的集成電路設計遷移到我們更先進的節(jié)點，例如 N3E 和 N2，以充分利用臺積電最新技術的更高性能和更低功耗，”臺積電設計基礎設施管理部負責人 Dan Kochpatcharin表示，“我們與 Cadence 持續(xù)合作，對 PDK 和方法進行改進，簡化和加快了設計遷移過程，最終縮短上市時間。”

“通過與臺積電的最新合作，雙方的共同客戶可以受益于我們的先進技術，使定制/模擬設計遷移變得更簡單、更省時，”Cadence 公司高級副總裁兼定制 IC、IC 封裝、PCB 和系統(tǒng)分析事業(yè)部總經理 Tom Beckley說道，“Virtuoso Design Platform 的節(jié)點到節(jié)點生成式設計遷移技術可以將復雜的集成電路設計在節(jié)點之間的遷移用時縮短數(shù)周，這在競爭激烈的芯片設計市場中至關重要。”

Cadence Virtuoso Design Platform 支持 Cadence 智能系統(tǒng)設計(Intelligent System Design)戰(zhàn)略，助力實現(xiàn)系統(tǒng)級芯片(SoC)的卓越設計。

審核編輯：湯梓紅