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UVM Transaction-Level Modeling (TLM)概述

芯片驗證工程師 ? 來源:芯片驗證工程師 ? 2023-05-22 09:58 ? 次閱讀

驗證生產力的關鍵之一是在一個合適的抽象級別上考慮驗證問題。也就是說,在驗證DUT時應該創建一個支持適當抽象級別的驗證環境。雖然DUT實際接口都是信號級的,但有必要在transaction level管理絕大多數的驗證任務,如激勵生成、功能比對和覆蓋率收集等。

UVM提供了一組transaction level通信接口,你可以使用它們來連接transaction level的組件。TLM接口的使用將每個驗證組件與驗證環境中其他組件隔離開。TLM+factory機制通過支持組件替換來促進重用,因為替換前和替換后的驗證組件具有相同的接口。

TLM還允許UVM驗證環境與驗證開發的transaction-levelmodel進行組合(而不是DUT本身)。

例如可以用驗證開發的model1(functional model)去驗證model2(cycle-accuratemodel),也可以同時使用model1+model2驗證DUT。model1和model2分別是在不同階段以不同精細度對RTL的建模。在前期可以通過驗證環境+model1+model2,保證驗證環境的穩定,等到RTL ready后使用model1和model2驗證RTL,快速實現驗證收斂。當然,這其中同樣存在著transaction-level和pin-level轉換的事情要去做。

組件之間定義清晰的TLM接口語義也為實現mixed-language驗證環境提供了支持。此外,可以理解任何帶有TLM接口的驗證組件(verification components)都可以非常方便地集成到已有的驗證環境。

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審核編輯:理清

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原文標題:UVM Transaction-Level Modeling (TLM)概述

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