上文介紹了同步計數器的設計原則以及各注意事項，本文承接上文繼續介紹異步計數器以及三種常用的集成計數器的相關內容。

異步計數器設計

異步計數器與同步計數器最大的不同點就在于時鐘信號的不一致性，即同步計數器的CP時鐘都是同一個，異步計數器的時鐘并不完全都是同一個，它可以是任何一個上級或下級觸發器的輸出及其組合邏輯，這就要求我們在設計異步計數器時，不能在列出真值表之后立即書寫三大方程，而是必須先列出各觸發器的時鐘信號，這是與同步電路相比，異步電路設計的最大特點。 下面我們以題5.25為例說明。

題干要求利用D觸發器設計十一進制異步加法計數器。 首先還是要先列出真值表

首先另CP0=CP，即最低位變化最為簡單明顯，采用直接加入時鐘信號的方式。

其次注意Q1，Q1只有在Q0下降沿才發生變化（這里注意使用的觸發器時D觸發器，所以應該觀察的時沿，而不是具體的高低電平），但是D觸發器是上升沿觸發，所以CP1=Q0（非）.依次可得CP2=Q1(非)、CP3=Q2(非)。

細心觀察真值表的同學這個時候要質疑了，你這不對呀，最后一行明明不符合上述的觸發機制，但是很恰巧的是只有最后一行0000不符合這一規則，因此我們可以在1010時直接置零得到，此時上述規則成立。 并且得到極為簡單的驅動方程，即

D0=Q0(非)； D1=Q1（非）； D2=Q2(非)； D3=Q3（非）； R（非）=(Q3Q1)(非)。 電路如圖

上述方法的合理性在于，最根本的異步計數器的設計應當對進制有要求，即M應為2的指數，這時直接令

①加法計數器下降沿情況:CP0=CP,CPi=Q（i-1）

②加法計數器上升沿情況:CP0=CP,CPi=Q(i-1)（非）

減法計數器與加法計數器取法相反

對于上述不是2的指數的情況，我們應當觀察真值表，尋找最多的符合的情況，對于不符合的情況加以修改（如上述R的設置），從而達到設計要求，最后同樣要檢查自啟動問題。

集成計數器芯片

集成計數器芯片是之后進行電路設計的基本單元，而不用觸發器自行搭建計數器，只需要對已有計數器進行外圍電路修改即可，這里介紹課程中涉及到的三種計數器——74161、74160與74LS90。

一、74161

74161是4位同步二進制計數器，具有計數、保持、預置、清零四項基本功能，時鐘信號上升沿有效，因為其內置觸發器為JK觸發器。芯片各端口及功能如下：

74161值得注意的一點在于具有清零端和預置端，尤其是預置端，這就給予了74161進行進制更改的極大空間，我們之后的任意進制計數器就是基于這兩個功能設計的。

二、74160

74160是同步十進制計數器，除此外與74161完全一致，包括各個端口及特性，因此不再贅述。

三、74LS90

74LS90是二-五-十進制異步計數器，上升沿觸發，這三個進制的轉變不需要外部的額外組合電路，只需進行不同地連接即可，具體如下：