前言

本文介紹了設計濾波器的FPGA實現步驟，并結合杜勇老師的書籍中的并行FIR濾波器部分進行一步步實現硬件設計，對書中的架構做了復現以及解讀，并進行了仿真驗證。

并行FIR濾波器FPGA實現

FIR濾波器的結構形式時，介紹了直接型、級聯型、頻率取樣型和快速卷積型4種。在FPGA實現時，最常用的是最簡單的直接型結構。FPGA實現直接型結構的FIR濾波器，可以采用串行結構、并行結構等不同中的結構設計，上文根據書中提供的架構完成了串行 FIR濾波器的實現，本文沿用上文的基本代碼結構，按照并行FIR濾波器的架構完成電路描述。

FIR濾波器需求

設計一個15階（長度為16）的低通線性相位FIR濾波器，采用窗函數設計，截止頻率為500 Hz，采樣頻率為2 000 Hz；采用FPGA實現并行結構的濾波器，系數的量化位數為12比特，輸入數據位寬為12比特，輸出數據位寬為29比特,系統時鐘為16 kHz。

濾波器系數確定與量化

確定濾波器的結構后，就根據濾波器進行設計代碼仿真，這里引用書中的仿真設計，并將濾波器參數系數量化。確定濾波器系數的方法有很多，可以使用MATLAB中豐富的函數實現，或者使用相關濾波器設計的軟件工具，定制滿足當前需求的窗函數的濾波器系數。具體量化系數確定可參考上文《數字信號處理-09-串行FIR濾波器MATLAB與FPGA實現》中的相關內容，或者參考杜勇老師的書中的內容。

硬件架構

下圖為杜勇老師的《數字濾波器的MATLAB與FPGA實現》實現的并行FIR濾波器的結構圖。因為FIR濾波器參數對稱，所以同時計算相應的對稱結構的值，將對稱系數的X(n)相加后，可調用8個乘法器，完成對濾波器的乘法運算，所以針對并行濾波器的架構數據的輸入速率和時鐘可以相同，每一個時鐘周期流水輸出一個濾波后的信號值。圖中的8輸入的加法器，可以替換成N/2；這樣就得到了一個通用化的并行FIR濾波器結構圖。

并行FIR濾波器

并行實現FIR濾波器，雖然浪費了加法器和乘法器的資源，但是提升了整個濾波器實現的性能，當濾波器的系數長度N增大時，數據的吞吐速率不變（暫且不考慮面積增大對性能的影響），但帶來的壞處就是會用掉相應倍數的邏輯資源和運算資源，速度和面積本來就是魚和熊掌的關系，在實際應用中應當做相應的權衡和割舍。

根據架構描述電路

根據杜勇老師書中提供的架構，對電路進行描述，同樣沿用了前文的通用化的模板，后期可根據參數輸入來適配不同濾波器長度的設計。

實現模塊框圖

接口描述如下：

接口描述

參數描述如下：

參數描述

代碼如下：

`timescale 1ns / 1ps
module Fir_Parallel(

        input clk,//!系統時鐘
        input rst,//!復位信號
        input signed [SIGN_IN_WIDTH-1:0] signal_in,//!信號輸入
        output signed [SIGN_OUT_WIDTH-1:0] signal_out//!信號輸出,信號輸出速度和輸入速度相同
    );

    //
    parameter  integer SIGN_IN_WIDTH    = 12   ;//!信號輸入位寬
    parameter  integer SIGN_OUT_WIDTH = 29   ;//!信號輸出位寬
    parameter  integer FIR_COE_WIDTH = 12   ;//!濾波器系數位寬
    parameter  integer FIR_COE_NUM = 16   ;//!濾波器長度
    localparam integer FIR_WIDTH_DIV_2 = FIR_COE_NUM/2 ;

    function [FIR_COE_WIDTH-1:0] coe_data;
    input [FIR_WIDTH_DIV_2-1:0] index;
    begin
        case(index)
        'd0:coe_data='h000;
        'd1:coe_data='hffd;
        'd2:coe_data='h00f;
        'd3:coe_data='h02e;
        'd4:coe_data='hf8b;
        'd5:coe_data='hef9;
        'd6:coe_data='h24e;
        'd7:coe_data='h7ff;
        endcase
    end
    endfunction
    integer i;
    genvar j;
    //!濾波器系數加載
    wire signed [FIR_COE_WIDTH-1:0] coe[FIR_WIDTH_DIV_2-1:0]; 
    generate
        for (j=0; j

代碼解讀

關于加載濾波器系數的部分，我這里使用了function做了包裝，以便于后續修改濾波器長度時，可以通過腳本生成function去增加濾波器系數的長度。

function [FIR_COE_WIDTH-1:0] coe_data;
    input [FIR_WIDTH_DIV_2-1:0] index;
    begin
        case(index)
        'd0:coe_data='h000;
        'd1:coe_data='hffd;
        'd2:coe_data='h00f;
        'd3:coe_data='h02e;
        'd4:coe_data='hf8b;
        'd5:coe_data='hef9;
        'd6:coe_data='h24e;
        'd7:coe_data='h7ff;
        endcase
    end
    endfunction

針對乘法運算，這里沒有使用IP，但是為了使得該部分運算使用DSP資源，更好地提升性能，因此該信號的運算使用dsp48資源，所以在信號聲明時前面加了(*use_dsp48="yes"*)。

關于杜勇老師書中寫的信號與系數相乘后的結果針對sum信號使用了阻塞賦值的部分，個人覺得這個在時序邏輯中是不太好的設計，使用的代碼如下，雖然會簡化乘累加的過程，但是針對實際使用的工程來說，這個是不好的代碼風格。

always @(posedge clk)begin
        if (rst=='b1)begin 
				sum = 'd0; 
				sign_out <= 'd0;
		end
		else begin
            sign_out <= sum;
            sum = 'd0;
			for (i=0; i

所以這里我直接做了展開處理，將8個結果做了加法。

電路架構優化

我認為在隨著濾波器規模變大運算的數據位寬增加時，信號與系數相乘后的結果進行累加操作的部分，組合邏輯的延時相對會增加很多，為了進一步提升電路架構的性能，可對該部分進行加法樹的平衡，打拍優化加法樹結構，應該有可能進一步提升電路架構的性能。

仿真設計

仿真數據設計

為了驗證并行設計代碼的正確性。這里使用MATLAB腳本產生了一個混頻信號，混頻的頻率為100hz和700hz的疊加，然后將混頻信號進行量化處理并導出txt文件以供仿真文件讀取。

clc;close all;clear all;
 Fs = 2000; %采樣頻率
N = 2^10; %采樣點數
f1=300; %正弦波1頻率
f2=400; %正弦波1頻率
t=[0:N-1]/Fs; %時間序列
s1 = sin(2*pi*f1*t) ;
s2 = sin(2*pi*f2*t) ;
s = s1 .* s2;
figure(1);
subplot(1,2,1);
plot(t,s,'r','LineWidth',1.2);
title('時域波形');
axis([0,100/Fs,-3,3]);
set(gca,'LineWidth',1.2);
%轉化為位寬12bit數據
s_12bit=s./max(s).*(2.^11 - 1); % DA輸入波形，量化到16bit
s_12bit(find(s_12bit<0) ) = s_12bit(find(s_12bit<0) ) + 2^12 - 1;
s_12bit = fix(s_12bit);
s_12bit = dec2hex(s_12bit);
% %生成文件
fid= fopen('sin_data.txt','w+');
%生成十六進制
for i=1:N
    fprintf(fid,'%s',s_12bit(i,:));
    fprintf(fid,'\\r\\n');
end
fclose(fid);
%% 設計驗證
N=16;      %濾波器長度
fs=2000;   %采樣頻率
fc=500;    %低通濾波器的截止頻率
B=12;      %量化位數
%生成各種窗函數
w_kais=blackman(N)';
%采用fir1函數設計FIR濾波器
b_kais=fir1(N-1,fc*2/fs,w_kais);
ss=conv(b_kais,s);
subplot(1,2,2);
plot(t(20:1000),ss(20:1000));
title('濾波后信號');
axis([0,100/Fs,-1,1]);
set(gca,'LineWidth',1.2);

運行仿真后，根據設計的濾波器系數進行仿真，發現可以正常濾波除去高頻分量。

濾波仿真效果

仿真激勵文件編寫

`timescale 1ns / 1ps
module Fir_Parallel_tb;

    // Parameters
    localparam integer SIGN_IN_WIDTH = 12;
    localparam integer SIGN_OUT_WIDTH = 29;
    localparam integer FIR_COE_WIDTH = 12;
    localparam integer FIR_COE_NUM = 16;

    // Ports
    reg clk = 1;
    reg rst = 1;
    reg [SIGN_IN_WIDTH-1:0] signal_in;
    wire [SIGN_OUT_WIDTH-1:0] signal_out;

    Fir_Parallel #(
                       .SIGN_IN_WIDTH(SIGN_IN_WIDTH ),
                       .SIGN_OUT_WIDTH(SIGN_OUT_WIDTH ),
                       .FIR_COE_WIDTH(FIR_COE_WIDTH ),
                       .FIR_COE_NUM (FIR_COE_NUM )
                   )Fir_Parallel_dut (
                       .clk (clk ),
                       .rst (rst ),
                       .signal_in (signal_in ),
                       .signal_out  ( signal_out)
                   );

    reg  [11:0] mem [0:99];
    reg  [9:0] addr ;
    // reg  [11:0]data_out ;
    always #(10*1)
    begin
        if(rst==0)
            addr = addr + 10'd1;
        signal_in  =  mem[addr][11:0];
    end

    always
        #5  clk = ! clk ;

    initial
    begin
        signal_in =0;
        $readmemh("sin_data.txt",mem);
        addr  = 10'd0;
        #10;
        rst   = 0;
    end

endmodule

運行仿真，查看波形可見，濾波效果和仿真結果一致。

仿真波形

延遲分析

該架構的數據輸入后，每四個時鐘周期后輸出一個數據，其中，一個時鐘周期用于X（n）的加和，一個時鐘周期用于計算信號和濾波器系數相乘的結果，一個時鐘周期用于乘法輸出后的數據做累加處理，一個時鐘用于讀取累加后的結果。

延時分析