性能仍然是任何復雜片上系統 （SoC） 設計的關鍵因素。此外，復雜性每天都在增加，這給工程師跟蹤設計性能帶來了挑戰，但他們的任務是不斷提高芯片性能。在運行時，性能工程師不僅可以開發功能，還可以檢查受新模塊影響的設計性能。在傳統方法中，功能開發和性能分析是順序任務，并一個接一個地執行。

Synopsys 的 Verdi 性能分析器支持運行時指標，以幫助實現所需的芯片性能。Verdi 性能分析器允許功能開發人員在早期運行時執行基于性能的檢查。本博客以內存協議為例，但該流程與協議無關，適用于所有 SoC 設計。

典型的SOC設計由許多子系統組成，例如存儲器子系統，互連總線和處理器，每個子系統的驗證都使用基于UVM的VIP獨立完成。在基于 UVM 的環境中，控制器設計用于向驗證 IP 發送測試激勵，其結果可以通過 VIP 本身進行研究。VIP 可以提供可用于分析系統性能的性能數據，并幫助查找軟件和硬件瓶頸。

API是用系統Verilog語言編寫的，很容易集成到任何測試臺中。Verdi 性能分析器解決方案允許基于時間片（默認為整個模擬時間）創建實例，并可進一步用于創建自定義配置和設置約束值。用戶可以添加斷點并在所需時間內評估性能。啟用和禁用性能分析是許多設計人員在最短時間內找到確切性能漏洞的關鍵優勢。如果在整個模擬中出現少量事務錯誤，則只能在該時間內啟用性能指標，從而使用較少的內存和時間。此功能支持適用于所有 Synopsys 協議。

審核編輯：郭婷