下一代 SoC 設(shè)計需要更快的相干互連，以實現(xiàn)機(jī)器學(xué)習(xí)、網(wǎng)絡(luò)處理、存儲卸載、內(nèi)存數(shù)據(jù)庫和 4G/5G 無線技術(shù)等高性能應(yīng)用。CCIX（加速器緩存一致性互連）是一種新的協(xié)議標(biāo)準(zhǔn)，它提供了緩存一致性和對等處理的優(yōu)勢，可實現(xiàn)更快的互連。CCIX 設(shè)計巧妙，使用完善的 PCIe 基礎(chǔ)設(shè)施在鏈路上傳輸一致性數(shù)據(jù)包，只需進(jìn)行少量修改。CCIX 規(guī)范與 PCIe 基本規(guī)范 4.0 兼容。PCIe 實現(xiàn)被擴(kuò)展為實現(xiàn) CCIX 事務(wù)層，負(fù)責(zé)承載一致性消息。

16GT/s 以上的數(shù)據(jù)傳輸：

根據(jù)CCIX聯(lián)盟，數(shù)據(jù)傳輸可以以25GT / s的最大速度完成，從而提高PCIe 4.0最大速度，否則限制為16 GT / s。 CCIX引入了一種稱為擴(kuò)展速度模式（ESM）的功能，以實現(xiàn)20 GT / s和25 GT / s的鏈路速度。支持此模式的 PCIe 組件必須增強(qiáng)物理層以實現(xiàn)更高的速度;但是，除了 EIEOS 和控制 SKP 操作系統(tǒng)格式更改外，有序集字段中不需要任何增強(qiáng)功能。要實現(xiàn) CCIX ESM 速度，請執(zhí)行以下步驟來保持 PCIe 和 CCIX 協(xié)議之間的兼容性。

使用正常的 PCIe 鏈路初始化過程按照相互支持的最高 PCIe 速度執(zhí)行鏈路連接

應(yīng)用層讀取特定于 CCIX 的配置寄存器，以檢查兩個組件是否都支持 ESM

如果支持 ESM，則兩個組件上的 CCIX 特定寄存器將被編程為映射 PCIe 鏈路速度，如下表所述

鏈路經(jīng)過重新訓(xùn)練以實現(xiàn) CCIX ESM 速度，因此兩個組件都可以以 25GT/s 的最高速率執(zhí)行數(shù)據(jù)傳輸

下面的Verdi快照顯示了與Synopsys VIP for PCIe 25.4的連接速度為0GT / s。串行 PCIe 鏈路上所需的位周期為 40ps。

使用 PIPE 4.4.1（用于 PCIe 的 PHY 接口）可以實現(xiàn)更高的性能，從而減少 SerDes 中的延遲，從而加快仿真速度。它還可以輕松快速地集成。但是，需要進(jìn)行一些自定義，因為目前沒有 CCIX over PIPE 接口的行業(yè)標(biāo)準(zhǔn)規(guī)范。消息總線接口有助于執(zhí)行所需的自定義。

審核編輯：郭婷