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基于DWC2的USB驅動開發-0x08 ULPI接口協議概覽 (qq.com)

一. ULPI(協議概覽)

1.1 前言

前面我們介紹了GLPI接口,ULPI即基于GLPI接口的UTMI協議的實現。ULPI用于USB中LINK和PHY的通訊,主要應用于外置PHY的場景。了解ULPI接口對整個USB驅動開發也有一些幫助，掌握USB也需要掌握USB整個鏈路的數據流，PHY到LINK這一層的數據流至關重要，雖然對于編程來說這一層對軟件可見度幾乎為0，但是了解其有利于解決分析問題，尤其是一些疑難雜癥.

1.2 概述

ULPI是LPI接口規范應用于UTMI+協議的一個具體實現, 相對于UTMI,使用ULPI減少了引腳數量,適合于外接USB收發器(PHY)的場景,支持OTG,主機，設備的應用。

一般外接USB收發器比如原型驗證階段時采用ULPI接口,因為ASIC或者SOC的引腳數是比較受限的;而如果USB收發器集成封裝在ASIC,SOC內,則使用UTMI接口,因為在芯片內部,不占用芯片的引腳。

UTMI才是LINK-PHY之間的標準接口,ULPI只是為了外置PHY等場景有低引腳需求才增加的實現。所以即使使用ULPI接口, LINK內部實際也是有一個UTMI-ULPI的橋轉換為UTMI接口的,而PHY封裝在芯片內部直接使用UTMI就不需要UMTI-ULPI的橋了，避免了橋接性能等方面的損失,這也是為什么PHY集成在芯片內部都是直接使用UTMI接口的一個原因。

ULPI規范詳細說明了對UTMI+Level 3的支持，但PHY實現者可以選擇支持UTMI+中定義的任何級別。

ULPI定義了LINK到PHY之間的信號8個或者12個,即4個DATA或者8個DATA+nxt，stp,dir,clock。ULPI對UTMI+的引腳縮減,是通過對相對靜態的信號通過寄存器配置,數據線改為雙向,提供了一種訪問ULPI收發器上寄存器數據的方法來實現的。

如下圖所示:ULPI規格建議使用ULPI Link Wrapper和ULPI PHY Wrapper在原來的UTMI+ IP上封裝,這樣可以保持原來的UTMI+部分不變, 但是根據實現而定,也可以不要這個橋直接就使用ULPI接口。

WDC2控制器同時支持UTMI和ULPI的，可以配置為同時支持，軟件動態選擇，其PHY Interface Unit (PIU)框圖如下:

1.3 結構

首先要從整體上了解下ULPI接口所處的層次以及其作用,這樣有利于后面的理解。

ULPI是LINK和PHY之間的接口,結構圖下

所以有必要先了解下LINK和PHY分別是做什么的:

PHY:

即物理層設備Physical Layer ,也就是收發器Transceiver,比如USB334x就是用的比較多的MicroChip的PHY芯片。在PHY芯片的手冊中一般用收發器Transceiver的稱呼。而在描述UBS協議的規格書等中一般稱為PHY(Physical Layer),兩者說的是同一個東西,只是不同場景側重點不一樣,前者側重一個具體的東西所以叫做收發器，后者側重一個抽象的概念所以叫做PHY。

PHY即數字部分和模擬部分的橋梁, PHY的一邊通過ULPI接口和LINK通訊,這邊都是數字部分。PHY另一邊就是直接的總線信號比如USB的D+,D-這邊是模擬部分。

PHY的技術含量是比較高的,涉及到模擬的或者是模數的技術都有一定門檻,所以你可以看到國產很多企業能做控制器LINK,MAC這部分(雖然很可能大概也是買的IP),但是基本沒有能做PHY的,前者是數字部分，設計驗證相對來說更簡單,后者則更復雜設計驗證更加困難(所以后者都是購買集成)。

PHY部分主要實現,總線信號的收發,bit-stuff等,和LINK通過ULPI/UTMI接口通訊,則是以包為單位了,當然包括PHY的狀態返回控制等。

LINK:

LINK即SOC這邊的控制器部分,實現數據鏈路層的處理,由于是純數字部分,這部分也比較好仿真驗證。有些文獻也叫Serial Interface Engine (SIE)

ULPI PHY必須要實現以下UTMI+的特征

1. Linestate:必須在2-3個時鐘內精確反映D+/D-的狀態。由LINK使用Linestate去計時總線事件。
2. 濾波以防止由于D+和D-之間的偏斜而在Linestate上出現虛假的SE0/SE1狀態。低速濾波14個時鐘,全速和高速濾波2個時鐘。
3. PHY在發送時內部需要阻塞接收路徑,接收路徑在Squelch(HS)和SE0-to-J(FS/LS)時退出阻塞。
4. TxReady必須用于包括Chirp的所有數據發送。
5. 由于USB上的噪聲,有可能RxActice有效到無效而沒有接收到任何有效數據,即RxValid不會有效。LINK必須能處理這種RxActive有效而RxValid無效的場景。

1.4 信號

ULPI的PHY接口信號基于PLPI定義,還增加了USB接口,其他雜項接口。

PHY接口是固定的,其他接口可能可變,以下只是一個通常的指導設計。

且規定了PHY必須是主機。這里需要注意和UTMI相比這里總線權顛倒了,UTMI是LINK掌握,這里是PHY掌握了，這是因為DATA是雙向數據了,為了保證接收數據時不被LINK打斷。

如下是一個典型的信號連接示例

使用的是PHY的時鐘輸出模式,即CLOCK由PHY提供

1.5框圖

UTMI+ Level 3 PHY core

ULPI PHY可以包含符合任何UTMI+級別的核心，ULPI中不支持16位數據總線的信號。上述顯示了3級UTMI+核心的典型框圖，PHY供應商必須指定預期的UTMI+級別，并提供符合該級別所需的功能。

ULPI PHY Wrapper

ULPI PHY橋將UTMI+接口簡化為ULPI中描述的低引腳接口。UTMI+Level 3 PHY核心上顯示的所有信號都減少為ULPI接口信號

clock**, data , dir , stp , 和 nxt . **寄存器映射存儲UTMI+接口的相對靜態信號。

Crystal Oscillator and PLL

當晶體連接到PHY時，內部時鐘和外部60MHz接口時鐘由內部PLL產生即PHY的時鐘輸出模式。

當沒有連接晶體時，PHY可以可選地從LINK提供的輸入60MHz時鐘生成內部時鐘，即時鐘輸入模式。

General Biasing

內部模擬電路需要精確的偏置電流。這通常是使用外部精確的參考電阻器產生的。

DrvVbusExternal and ExternalVbusIndicator

PHY可以可選地經由可選引腳DrvVbusExternal來控制外部VBUS電源。

例如，外部電源可以是使用電源開關控制的電荷泵或5V電源。

外部電源由DrvVbus和OTG控制寄存器中的可選DrvVbusExternal位控制。

DrvVbusExternal輸出引腳的極性取決于實現方式。

如果提供對外部VBUS源的控制，則PHY可以可選地在可選引腳ExternalVbusIndicator上提供VBUS電源反饋信號。

如果提供該引腳，則該引腳的使用由OTG控制和接口控制寄存器中的可選控制位定義。

Power-On-Reset

必須在PHY中提供上電復位電路。當電源首次施加到PHY時，通電復位將重置所有電路，并使ULPI接口處于可用狀態。

Carkit Option

PHY可以可選地支持車載套件模式Carkit Mode。在該模式下，LINK和USB接口之間的麥克風和喇叭信號由PHY路由。在Carkit單聲道模式下，SPKR_L輸入單聲道揚聲器信號，SPKR_MIC輸出麥克風信號MIC。在Carkit立體聲模式中，SPKR_L輸入左揚聲器信號，SPKR_MIC輸入右揚聲器信號SPKR_R。

1.6 模式

ULPI接口可以在下表中列出的五種獨立模式中的一種模式下運行。默認情況下，接口處于同步模式。其他模式由功能控制和接口控制寄存器中的位啟用。在同步模式下，數據總線傳輸命令和數據。在其他模式中，數據引腳會使用不同的功能重新定義。同步模式和低功率模式是強制性的。

1.7上電和復位

ULPI PHY提供內部通電復位電路，該電路在通電時復位所有邏輯，包括UTMI+核心、ULPI接口和寄存器。

通電后，當時鐘開始翻轉時，LINK必須通過寫入功能控制寄存器Function Control 中的Reset 位來重置PHY。當該位被置位時，PHY將拉高dir并復位數字核心。

復位完成后PHY拉低dir,自動清除Function Control****寄存器的Reset位。

在拉低dir之后，PHY必須立即重新拉高dir，并向LINK發送RX CMD更新狀態。

復位期間，數據總線由PHY驅動，但數據未定義，LINK需要丟棄該數據。

在復位完成且dir被重新拉低之前，LINK不得嘗試訪問PHY。ULPI接口和寄存器不受復位的影響，除非寄存器定義中另有說明。

如下是一個典型的上電復位過程

T0表示電源穩定

T2表示POR上電復位完成

對于時鐘輸出模式,當PHY正在復位時，DIR引腳將被驅動為高電平，直到60 MHz輸出時鐘穩定為止。

在時鐘輸入模式的情況下，DIR將保持高電平，直到內部PLL鎖定并穩定。

一旦PHY和LINK都完成復位，PHY就會向LINK發送RXCMD

PHY有可選的引腳復位RESETB，拉低RESETB將導致60 MHz輸出時鐘停止，DIR被驅動為高電平。PHY內部將以與POR相同的方式進行復位，PLL將重新鎖定，ULPI寄存器將返回到其默認狀態。

1.8中斷事件通知

在任何模式下，PHY都能夠檢測中斷事件，并通知LINK中斷事件已經發生。

。中斷事件通知由USB Interrupt Enable Rising 、USB InterruptEnable Falling 和Carkit Interrupt Enable 這幾個寄存器配置。

如果啟用了中斷，則無論PHY處于哪種模式，PHY都必須為所需的電路供電，唯一的例外是僅在同步模式下有效的HostDisconnect中斷，以及由IdPullup控制的IdGnd中斷。

為了確保時鐘停止時能夠檢測到中斷，LINK應同時啟用上升沿和下降沿觸發。

如果處于同步模式，則中斷事件會導致PHY向LINK發送RX CMD命令字節。

如果不處于同步模式，則中斷事件導致PHY控制int引腳來通知中斷，當Link檢測到int有效時，它會喚醒時鐘（如果是停止的），然后讀取USB中斷鎖存USB Interrupt

Latch和Carkit中斷鎖存寄存器 Carkit Interrupt Latch,以確定中斷源。

1.9 時序

1.9.1 時鐘

下表總結了時鐘時序。8位接口的時序來自UTMI?？蛇x的4位接口添加了新的時序。ULPI還引入了幾個必須由PHY供應商填寫的新參數。如果PHY支持可選輸入時鐘，則LINK時鐘必須滿足表中的要求和任何供應商特定的要求。

1. 4位接口時鐘頻率和占空比容差減少一半到5%，因為雙邊沿傳輸,上下邊沿都需要傳輸數據。

2. Clock startup time after de-assertion of SuspendM: Peripheral 該事件計算了以滿足chirp 時序,來源于UTMI規格書

3. Clock startup time after de-assertion of SuspendM: HOST,廠商填寫,建議啟動時間小于1ms以滿足恢復時間resume要求。如果PHY用作主機，并且接口時鐘不能設計為在1ms內可用，則必須在內部自動發送恢復resume 信號。

4. 如果PHY支持可選的輸入時鐘功能，則PHY供應商必須說明準備時間PHY preparation time after first transition of input clock。PHY必須同步其PLL，并準備在指定時間前接受來自LINK的傳輸命令。LINK時鐘啟動時間加上PHY準備時間，必須滿足外圍設備5.6ms的啟動時間(UTMI規格書中的說明)，建議主機的總啟動時間為1ms。

   輸出時鐘模式

PHY必須能夠提供輸出時鐘，并滿足上表中列出的要求。

8位外設的輸出時鐘時序遵循UTMI規范，穩態頻率（FSTEADY）提供USB高速數據所需的±500ppm精度。啟動時間（TSTART_DEV）允許外圍設備喚醒其時鐘，并在7ms的最大允許時間內完成Chirp-K的傳輸（TSTART_DEV+TSTEADY）。

對于具有8位數據總線的主機，ULPI定義了一個新的輸出時鐘啟動時間（TSTART_host）。

當USB主機檢測到遠程喚醒信號時，它必須喚醒時鐘，并在1ms的最大允許時間內開始發送resume-K，PHY供應商必須指定此值。

對于可選的4位數據接口，上升沿和下降沿都用于時鐘數據。為了提供可用的下降沿，ULPI將頻率（FSTART_4BIT）和占空比（DSTART_4BIT）容差降低了5%。

在所有情況下，當PHY掛起suspended 或時鐘不“可用”時，必須停止輸出時鐘。

如下是一個PHY時鐘輸出模式的示意，時鐘輸出模式是PHY必須要支持的，

REFCLK輸入晶體或者時鐘源通過內部PLL產生時鐘CLKOUT。

輸入時鐘模式(可選)

PHY可以可選地支持來自LINK的60MHz輸入時鐘，從而不需要晶體。PHY必須從60MHz輸入時鐘驅動其內部PLL。

PHY供應商負責指定所需的輸入時鐘時序。PHY供應商必須說明所需的頻率、占空比、抖動、上升和下降時間偏差，如上表所示。還必須指定內部PHY時鐘準備時間TPREP。如有必要，需求應包括輸入電容以及吸電流和源電流能力

LINK可以選擇在低功率模式期間禁用或關閉其PLL，并且在其PLL穩定之前不應激活其時鐘輸出。不穩定的LINK時鐘可能導致PHY PLL需要更長的時間來穩定。

該模式是可選的，如下是一個示意

比如對于USB334x則CLKOUT接VDDIO表示使用該模式，不同芯片可能會不一樣，要看手冊決定。

輸入時鐘的抖動

如下的時序測試平面中

USB規格強制要求，在連接器A(TP2)處測得的高速傳輸眼圖的抖動不大于7.5%

在PHY引腳(TP1)處測得的抖動建議不大于5%.

ULPI規范沒有指定LINK輸出時鐘引腳（TP0）處的時鐘抖動要求，

然而LINK和PHY設計者應當最小化他們的時鐘抖動，使得LINK加PHY抖動的總和滿足推薦的5%抖動預算。

1.9.2 控制和數據

控制和數據時序要求如下,這些時序僅適用于同步模式。所有時序都是相對于在PHY時鐘引腳處看到的時鐘來測量的。控制信號和8位數據總是在時鐘的上升沿上計時，而可選的雙沿4位數據信號在上升沿和下降沿上計時。

主要關注建立時間和保持時間。

4位數據時鐘(可選)

PHY可以可選地支持4位數據總線而不是8位數據總線。原始的8位數據或命令被分成兩個4位的“半字節”。最低有效半字節，數據（3:0），首先在時鐘的上升沿傳輸。最高有效的半字節，數據（7:4），在時鐘的下降沿被第二次傳輸。不允許傳輸奇數個4位半字節，這確保了完整字節的數據到達與8位設計的上升沿相同。

LINK和PHY必須滿足關于上升沿和下降沿規定的更嚴格的定時。允許輸出和輸入時鐘模式。

控制信號dir、stp和nxt僅在60MHz接口時鐘的上升沿上同步，因為數據傳輸總是字節對齊的。

時序如圖所示

1.10總結

本篇概述了ULPI相關的內容,內容比較多后面還有工作模式和寄存器相關內容會分開講。

1.11參考

《UTMI+ Low Pin Interface (ULPI) Specification Revision 1.1 October 20, 2004》

《MicroChip AN 19.17 ULPI Design Guide》
審核編輯：湯梓紅