Lloben Paculanan 和 John Neeko Garlitos

出于魯棒性、安全性、高共模電壓考量，或為了消除可在測量中帶來誤差的接地環(huán)路，許多數(shù)據(jù)采集(DAQ)應用都需要隔離DAQ信號鏈路徑。ADI的精密高速技術使系統(tǒng)設計人員能夠在相同的設計中實現(xiàn)高交流和直流精度，無需犧牲直流精度來換取更高的采樣速率。然而，為實現(xiàn)高交流性能，如信噪比(SNR)，系統(tǒng)設計人員必須考慮采樣時鐘信號或控制ADC中采樣保持(S&H)開關的轉換啟動信號上的抖動所帶來的誤差。隨著目標信號和采樣速率的增加，控制采樣保持開關的信號抖動會成為主要誤差源。

當DAQ信號鏈被隔離之后，控制采樣保持開關的信號一般來自進行多通道同步采樣的背板。系統(tǒng)設計人員選擇低抖動數(shù)字隔離器至關重要，以使進入ADC的采樣保持開關的控制信號具有低抖動。精密高速ADC應首選使用LVDS接口格式，以滿足高數(shù)據(jù)速率要求。它還會對DAQ電源層和接地層帶來極小的干擾。本文將說明如何解讀ADI公司的LVDS數(shù)字隔離器的抖動規(guī)格參數(shù)，以及與精密高速產品（例如 ADAQ23875 DAQ μModule?解決方案）接口時，哪些規(guī)格參數(shù)比較重要。本文的這些指導說明也適用于其他帶有LVDS接口的精密高速ADC。在介紹與 ADN4654 千兆LVDS隔離器配合使用的ADAQ23875時，還將說明計算對SNR預期影響采用的方法。

抖動如何影響采樣過程

通常，時鐘源在時域中存在抖動。在設計DAQ系統(tǒng)時，了解時鐘源中包含多少抖動是非常重要的。

圖1展示了非理想型振蕩器的典型輸出頻譜，在1 Hz帶寬時噪聲功率與頻率成函數(shù)關系。相位噪聲的定義為指定頻率偏移fm下1 Hz帶寬內的噪聲與基波頻率fo下振蕩器信號幅度的比率。

圖1.受相位噪聲影響的振蕩器功率頻譜。

采樣過程是采樣時鐘與模擬輸入信號的乘法。這種時域中的乘法相當于頻域中的卷積。所以，在ADC轉換期間，ADC采樣時鐘的頻譜與純正弦波輸入信號卷積，使得采樣時鐘或相位噪聲上的抖動出現(xiàn)在ADC輸出數(shù)據(jù)的FFT頻譜中，具體如圖2所示。

圖2.帶相位噪聲采樣時鐘對理想正弦波采樣的影響。

隔離式精密高速DAQ應用

多相功率分析儀就是一個隔離式精密高速DAQ應用示例。圖3顯示典型的系統(tǒng)架構，其中通道與通道之間隔離，通過共用背板用于與系統(tǒng)計算或控制器模塊通信。在本示例中，我們選擇ADAQ23875精密高速DAQ解決方案，因為其尺寸小，所以能夠在狹小空間內輕松安裝多個隔離DAQ通道，從而可以減輕現(xiàn)場測試應用中移動儀器的重量。使用LVDS千兆隔離器(ADN4654)將DAQ通道與主機箱背板隔離。

通過隔離每個DAQ通道，可以在不損壞輸入電路的情況下，將每個通道直接連接至具有不同共模電壓的傳感器。每個隔離DAQ通道的接地跟蹤具有一定電壓偏移的共模電壓。如果DAQ信號鏈能夠跟蹤與傳感器相關的共模電壓，就無需使用輸入信號調理電路來支持較大的輸入共模電壓，并消除對下游電路來說較高的共模電壓。這種隔離還可帶來安全性，并消除可能會影響測量精度的接地環(huán)路。

在功率分析儀應用中，在所有DAQ通道中實現(xiàn)采樣事件同步至關重要，因為與采樣電壓相關的時域信息不匹配會影響后續(xù)計算和分析。為了在通道間同步采樣事件，ADC采樣時鐘通過LVDS隔離器從背板發(fā)出。

在圖3所示的隔離式DAQ架構中，以下這些抖動誤差源會增加控制ADC中采樣保持開關的采樣時鐘上的總抖動。

參考時鐘抖動

采樣時鐘抖動的第一來源是參考時鐘。該參考時鐘通過背板傳輸至每個隔離式精密高速DAQ模塊和其他插入背板的測量模塊。該時鐘用作FPGA的時序參考；所以，F(xiàn)PGA中的所有事件、數(shù)字模塊、PLL等的時序精度都取決于參考時鐘的精度。在沒有背板的某些應用中，使用板載時鐘振蕩器作為參考時鐘源。

FPGA抖動

采樣時鐘抖動的第二來源是FPGA帶來的抖動。注意，F(xiàn)PGA中包含一條觸發(fā)-執(zhí)行路徑，并且FPGA中PLL和其他數(shù)據(jù)模塊的抖動規(guī)格都會影響系統(tǒng)的整體抖動性能。

LVDS隔離器抖動

采樣時鐘抖動的第三來源是LVDS隔離器。LVDS隔離器產生附加相位抖動，會影響系統(tǒng)的整體抖動性能。

ADC的孔徑抖動

采樣時鐘抖動的第四來源是ADC的孔徑抖動。這是ADC本身固有的特性，請參閱數(shù)據(jù)手冊查看具體定義。

圖3.通道與通道之間的隔離DAQ架構

有些參考時鐘和FPGA抖動規(guī)格基于相位噪聲給出。要計算對采樣時鐘的抖動貢獻，需要將頻域中的相位噪聲規(guī)格轉化為時域中的抖動規(guī)格。

根據(jù)相位噪聲計算抖動

相位噪聲曲線有些類似于放大器的輸入電壓噪聲頻譜密度。與放大器電壓噪聲一樣，最好在振蕩器中使用1/f低轉折頻率。振蕩器通常用相位噪聲來描述性能，但為了將相位噪聲與ADC的性能關聯(lián)起來，必須將相位噪聲轉換為抖動。為將圖4中的圖與現(xiàn)代ADC應用關聯(lián)起來，選擇100 MHz的振蕩器頻率（采樣頻率）以便于討論，典型曲線如圖4所示。請注意，相位噪聲曲線由多條線段擬合而成，各線段的端點由數(shù)據(jù)點定義。

圖4.根據(jù)相位噪聲計算抖動。

計算等量rms抖動時，第一步是獲取目標頻率范圍中的積分相位噪聲功率，即曲線區(qū)域A。該曲線被分為多個獨立區(qū)域（A1、A2、A3和A4），每個區(qū)域由兩個數(shù)據(jù)點定義。假設振蕩器與ADC輸入端之間無濾波，則積分頻率范圍的上限應為采樣頻率的2倍，這近似于ADC采樣時鐘輸入的帶寬。積分頻率范圍下限的選擇也需要一定的斟酌。理論上，它應盡可能低，以便獲得真實的rms抖動。但實際上，制造商一般不會給出偏移頻率小于10 Hz時的振蕩器特性，不過這在計算中已經能夠得出足夠精度的結果。多數(shù)情況下，如果提供了100 Hz時的特性，則選擇100 Hz作為積分頻率下限是合理的。否則，可以使用1 kHz或10 kHz數(shù)據(jù)點。還應考慮，近載波相位噪聲會影響系統(tǒng)的頻譜分辨率，而寬帶噪聲則會影響整體系統(tǒng)信噪比。最明智的方法或許是對各區(qū)域分別積分，并檢查各區(qū)域的抖動貢獻幅度。如果使用晶體振蕩器，則低頻貢獻與寬帶貢獻相比，可能可以忽略不計。其它類型的振蕩器在低頻區(qū)域可能具有相當大的抖動貢獻，必須確定其對整體系統(tǒng)頻率分辨率的重要性。各區(qū)域的積分產生個別功率比，然后將各功率比相加，并轉換回dBc。已知積分相位噪聲功率后，便可通過下式計算rms相位抖動（單位為弧度）：

更多詳細信息，請參閱 "MT-008教程：將振蕩器相位噪聲轉化為時間抖動" 。

量化參考時鐘抖動

高性能DAQ系統(tǒng)中使用的參考時鐘源一般為晶體振蕩器，與其他時鐘源相比，它可以提供更出色的抖動性能。

我們一般使用表1所示的示例在數(shù)據(jù)手冊中定義晶體振蕩器的抖動規(guī)格。在量化參考時鐘的抖動貢獻時，相位抖動是最重要的規(guī)格指標。相位抖動通常定義為邊沿位置相對于平均邊沿位置的偏差。

符號	參數(shù)	測試條件		最小值	典型值	最大值	單位
JPER	周期抖動，rms	LVDS		—	XXX	—	ps
		LVPECL		—	XXX	—
		LVCMOS	fOUT = 125 MHz	—	XXX	—
RJ	隨機抖動，rms	LVDS		—	XXX	—	ps
		LVPECL		—	XXX	—
		LVCMOS	fOUT = 125 MHz	—	XXX	—
DJ	確定性抖動	LVDS		—	XXX	—	ps
		LVPECL		—	XXX	—
		LVCMOS	fOUT = 125 MHz	—	XXX	—
TJ	總抖動	LVDS		—	XXX	—	ps
		LVPECL		—	XXX	—
		LVCMOS	fOUT = 125 MHz	—	XXX	—
FJITTER	相位抖動（12 kHz至20 MHz）	LVDS		—	XXX	—	fs
		LVPECL		—	XXX	—
		LVCMOS	fOUT = 125 MHz	—	XXX	—

另一方面，有一些晶體振蕩器指定相位噪聲性能，而不是指定抖動。如果振蕩器數(shù)據(jù)手冊定義了相位噪聲性能，可以將噪聲值轉化為抖動，如"根據(jù)相位噪聲計算抖動"部分所述。

量化來自FPGA的抖動

FPGA中參考時鐘的主要作用是提供觸發(fā)信號，以啟動FPGA中設定的不同并行事件。換句話說，參考時鐘協(xié)調FPGA中的所有事件。為了提供更好的時間分辨率，參考時鐘通常被傳遞到FPGA中的PLL，以增大其頻率，因此，可能出現(xiàn)短時間隔事件。此外，需注意FPGA中包含一條觸發(fā)-執(zhí)行路徑，其中，參考時鐘被傳遞至時鐘緩沖器、計數(shù)器、邏輯門等。處理抖動敏感型重復事件（例如，通過隔離將LVDS轉化-開始信號提供給ADC）時，需要量化來自FPGA的抖動貢獻，以合理預估整體系統(tǒng)抖動對高速數(shù)據(jù)采集性能的影響。

FPGA的抖動性能通常在FPGA數(shù)據(jù)手冊中給出。也會在大部分FPGA軟件工具的靜態(tài)時序分析(STA)中給出，如圖5所示。時序分析工具可以計算數(shù)據(jù)路徑源和目的地的時鐘不確定性，并將它們組合以獲得總時鐘不確定性。為了自動在STA中計算參考時鐘抖動量，必須在FPGA項目中將其添加為輸入抖動約束。

圖5.靜態(tài)時序分析(STA)示例視圖。

量化數(shù)字隔離產生的抖動

查看抖動的最基本方法是用差分探針去測量LVDS信號對，并且上升沿和下降沿上均要觸發(fā)，示波器設定為無限持續(xù)。這意味著高至低和低至高的躍遷會相互迭加，因此可以測量交越點。交越寬度對應于峰峰值抖動或截至目前所測得的時間間隔誤差(TIE)。比較圖6和圖7所示的眼圖和直方圖。有一些抖動是隨機來源（例如熱噪聲）所導致，此隨機抖動(RJ)意味著示波器上所看到的峰峰值抖動會受到運行時間的限制（隨著運行時間增加，直方圖上的尾巴會升高）。

圖6.ADN4651的眼圖。

圖7. ADN4651的眼圖直方圖。

相比之下，確定性抖動(DJ)的來源是有界限的，例如脈沖偏斜所導致的抖動、數(shù)據(jù)相關抖動(DDJ)和符碼間干擾(ISI)。脈沖偏斜源于高至低與低至高傳輸延遲之間的差異。這可以通過偏移交越實現(xiàn)可視化，即在0 V時，兩個邊沿分開（很容易通過圖7中直方圖內的分隔看出來）。DDJ源于不同工作頻率時的傳輸延遲差異，而ISI源于前一躍遷頻率對當前躍遷的影響（例如，邊沿時序在一連串的1s或0s與1010模式碼之后通常會有所不同）。

圖8.總抖動貢獻來源。

圖8顯示如何充分估算特定誤碼率下的總抖動(TJ@BER)。可以根據(jù)模型與測量所得的TIE分配之間的擬合狀態(tài)來計算隨機抖動和確定性抖動。此類模型中的一種是雙狄拉克模型，它假設高斯隨機分布與雙狄拉克δ函數(shù)卷積（兩個狄拉克δ函數(shù)之間的分隔距離對應于確定性抖動）。對于具有明顯確定性抖動的TIE分布而言，該分布在視覺上近似于此模型。有一個難點是某些確定性抖動會對高斯分量帶來影響，亦即雙狄拉克函數(shù)可能低估確定性抖動，高估隨機抖動。然而，兩者結合仍能精確估計特定誤碼率下的總抖動。

隨機抖動規(guī)定為高斯分布模型中的1 σ rms值，若要推斷更長的運行長度（低BER），只需選擇適當?shù)亩唳遥蛊溲刂植嫉奈捕艘苿幼銐蜷L的距離（例如，1 × 10-12位錯誤需要14 σ）即可。接著加入DJ以提供TJ@BER的估計值。對于信號鏈中的多個元件，與其增加會導致高估抖動的多個TJ值，不如將RJ值進行幾何加總，將DJ值進行代數(shù)加總，這樣將能針對完整的信號鏈提供更為合理的完整TJ@BER估計。

ADN4654的RJ、DJ和TJ@BER全都是分別指定的，依據(jù)多個單元的統(tǒng)計分析提供各自的最大值，藉以確保這些抖動值在電源、溫度和工藝變化范圍內都能維持。

圖9顯示ADN4654 LVDS隔離器的抖動規(guī)格示例。對于隔離式DAQ信號鏈，附加相位抖動是最重要的抖動規(guī)格。附加相位抖動與其他抖動源一起使ADC孔徑抖動增加，從而導致采樣時間不準確。

圖9.ADN4654抖動規(guī)格。

量化ADC的孔徑抖動

孔徑抖動是ADC的固有特性。這是由孔徑延遲中的樣本間變化引起的，與采樣事件中的誤差電壓對應。在開關斷開的時刻，這種樣本間變化稱為"孔徑不確定性"或"孔徑抖動"，通常用均方根皮秒(ps rms)來衡量。

在ADC中，如圖10和圖11所示，孔徑延遲時間以轉換器輸入作為基準；應考慮通過輸入緩沖器的模擬傳輸延遲ta的影響；以及通過開關驅動器的數(shù)字延遲tdd的影響。以ADC輸入為基準，孔徑時間ta'定義為前端緩沖器的模擬傳播延遲tda與開關驅動器數(shù)字延遲tdd的時間差加上孔徑時間的一半ta/2。

圖11.采樣保持波形和定義。

以ADAQ23875為例，孔徑抖動僅約0.25 psRMS，如圖12所示。此規(guī)格通過設計保證，但未經測試。

圖12.ADAQ23875孔徑抖動。

整體采樣時鐘抖動

量化圖3所示的四大模塊各自的抖動貢獻之后，可以取四個抖動源的和方根(RSS)來計算控制采樣保持開關的信號（或時鐘）的整體抖動性能。

采樣時鐘抖動對SNR的影響

對控制采樣保持開關的信號的整體抖動進行量化之后，現(xiàn)在可以量化抖動對DAQ信號鏈的SNR性能的影響程度。

圖13顯示采樣時鐘上的抖動所造成的誤差。

圖13.采樣時鐘抖動造成的影響。

通過下面的簡單分析，可以預測采樣時鐘抖動對理想ADC的SNR的影響。

假設輸入信號由下式給出：

該公式假設ADC具有無限的分辨率，孔徑抖動是決定SNR的唯一因素。圖14給出了該公式的圖形，它說明孔徑和采樣時鐘抖動對SNR和ENOB有嚴重影響，特別是當輸入/輸出較高時。

圖14.抖動引起的數(shù)據(jù)轉換器理論SNR和ENOB與滿量程正弦波輸入頻率的關系。

ADAQ23875和ADN4654采樣時鐘抖動理想SNR計算

ADAQ23875的孔徑抖動（典型值）為250 fs rms，ADN4654的附加相位抖動為387 fs rms (fOUT = 1 MHz)。在這種情況下，我們暫且不考慮參考時鐘和FPGA的抖動貢獻。

現(xiàn)在，根據(jù)ADC和隔離器的抖動規(guī)格，我們可以使用以下公式計算總rms抖動：

圖14和圖15顯示了計算得出的隔離式精密高速DAQ系統(tǒng)的最大SNR和ENOB性能。SNR和ENOB隨輸入頻率降低，與圖13中所示的SNR理論圖一致。

圖16.針對ADAQ23875和ADN4654計算得出的ENOB的最大值。

結論

控制ADC中采樣保持開關的信號（或時鐘）中的抖動會影響精密高速DAQ信號鏈的SNR性能。在選擇組成時鐘信號鏈的各個部件時，了解會使總抖動增加的各種誤差源非常重要。

當應用需要將DAQ信號鏈與背板隔離時，選擇低附加抖動數(shù)字隔離器是保持出色的SNR性能的關鍵。ADI提供低抖動LVDS隔離器，可幫助系統(tǒng)設計人員在隔離信號鏈架構中實現(xiàn)高SNR性能。

參考時鐘是采樣時鐘抖動的第一來源，所以需使用低抖動參考時鐘以實現(xiàn)隔離高速DAQ的出色性能。此外，還需確保FPGA和參考時鐘之間路徑的信號完整性，避免路徑本身帶來額外誤差。

審核編輯：郭婷