異構集成 (Heterogeneous integration，HI) 和系統級芯片 (System on Chip，SoC) 是設計和構建硅芯片的兩種方式。異構集成的目的是使用先進封裝技術，通過模塊化方法來應對 SoC 設計日益增長的成本和復雜性。

在過去的 20 年里，Cadence 一直支持電子行業以SoC方式幫助我們的客戶追求更大的晶體管密度并不斷突破摩爾定律的界限，一直到 2nm 甚至 1nm 制程節點時，我們也在持續致力于幫助他們順利實現設計。現在，異構集成提供了一種具有成本效益的替代方案，并用事實證明，對于許多應用來說可能比單片SoC更為適合。

那么，我們來看看這兩種設計工藝之間的區別以及各自的優勢和注意事項。

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系統級芯片 (SoC)

SoC 是一種集成電路 (IC)，將計算系統的每個部分都整合到一個硅晶粒中。其中包括一個或多個中央處理單元 (CPU) 或處理器（低功率微控制器和/或應用處理器），每個都帶有幾個核心，以及圖形處理單元 (GPU)、Wi-Fi、藍牙或 4G/5G 蜂窩調制解調器、存儲器，甚至可能還包括存儲器等外圍設備。

在過去 20 年里，SoC 的興起和擴展是半導體技術中最具創新性和令人興奮的變化之一。在過去，設計一個復雜的計算系統意味著使用離散的、現成的組件來設計一個系統。

由于 SoC 的所有部件都集成在一個晶粒上，SoC 在功率、性能和面積 (PPA) 方面提供了無與倫比的優化。它們的運行功率相對較小，能夠非常迅速地執行計算功能，而且占用的物理空間也要小得多，這意味著最終設備的外形尺寸也可以更小。現在，全球數十億臺設備都依賴 SoC，從汽車到筆記本電腦，從智能手機到醫療器械。

但是，制造先進的單片 SoC，特別是如果采用最新的制程節點（7nm 及以下），成本變得越來越昂貴。自行業在 21 世紀前十年使用 FinFET技術以來，對于 28nm 以下的節點，每個晶體管的成本節節升高--有能力投資最新設計節點的少數代工廠也開始紛紛宣布漲價。

此外還要考慮項目和初期投入工程成本 (NRE, non-recurring engineering) 。為了實現某個 3nm 設計，可能需要一個由數千名工程師組成的設計團隊工作數萬小時，花費數億美元，而這才僅僅完成了功能驗證步驟。

如果要為面向大眾市場的智能手機打造一款 SoC，那么這筆投資也許可以收回成本。但對于小眾市場，例如國防/工業領域，市場需求只有 1000 件左右，再如此大費周折就有點得不嘗失。

最后需要考慮物理限制。目前的 SoC 已經達到了光刻的極限：如果不采用昂貴的縫合技術，制造設備根本無法應對不斷增長的芯片尺寸。隨著芯片尺寸增加，缺陷風險也變得更高，導致晶圓的良率降低。

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異構集成（HI）

異構集成為單片 SoC 提供了一種替代方案，對于復雜但成本預算有限的設計來說，異構集成已經成為一個非常有吸引力的選擇。

異構集成是指使用先進的封裝技術，將較小的chiplet（芯粒/小晶片）整合到一個系統級封裝 (System in Package，SiP) 中；chiplet是物理上經過實現和測試的 IP ，制成在芯片上并切割，可以執行特定的邏輯功能。

可以把 SoC 看作單片機，把異構集成看作模塊化——整合來自不同芯片代工廠的不同 chiplets。每個 chiplet 都是單獨制造的，并且遠遠低于***可處理的極限尺寸，因此實際生產芯片的過程要簡單得多。Chiplets 也可以針對任何制程節點進行組合設計；例如，異構集成有可能將 28nm 的 chiplets 與 2nm 的 chiplets 整合在一起。

雖然先進異構集成仍處于發展的早期階段，但在一個共同的基板（陶瓷、硅/玻璃或有機物）上并排集成不同的芯片和分立元件并不是什么新概念。多芯片模塊 (multichip module，MCM) 和 SiP 等技術已經問世了幾十年，每種技術都有各種不同的應用場景。

異構集成將 SiP 設計向前推進了一大步，將其與 2.5D/3D-IC、扇出型芯片級封裝 (FOWLP)、硅和玻璃中介層以及嵌入式橋接器等尖端封裝和互連技術相結合。

異構集成還能為 HPC 和服務器市場等應用提供更大、更強大的芯片。在這些應用中，封裝本身可以直接集成大量的內存；而這在 SoC 上是根本不可能實現的。

然而，異構集成也有一些注意事項。設計工作并沒有因為有了異構集成而變得簡單，反而變得更為復雜。從單一的單片 SoC 過渡到系統級架構，需要重新考慮原本 SoC 可以有效應對的不良因素，如熱、電和機械性張力。在嘗試設計異質集成芯片之前，采用正確的工具、方法和團隊協作方式是至關重要的。

異構集成還意味著信號路徑延長、I/O 數量增多和外形尺寸更大——這些都是不利于實現高效PPA的因子。異構集成設計的芯片，其形狀參數在 X 和 Y 平面積上會變大，如果實施 3D 堆疊，甚至 Z 方向高度也會變大，而這是不可避免的。

而且異構集成中，chiplets 的封裝方式對芯片的成功至關重要。這意味著在設計階段需要格外關注封裝技術，無論是 2.5D、3D-IC，還是其他的封裝技術。

系統級芯片和異構集成——

如何為設計項目選擇？

這個問題的答案在很大程度上取決于具體的應用、設計預算，以及預期出貨片的總產品數量。隨著越來越多的應用范例不斷涌現，它們需要使用強大的人工智能 (AI) 和用在邊緣計算并采用高性能計算 (HPC) 的自主系統，因此僅采用SoC 技術可能會達到其能力的物理極限。先進異構集成自然而然地成為了下一步的選擇。

然而，總會有很多應用在 PPA 方面無法達成妥協，在這種情況下，SoC 將仍然是最佳選擇。

3D-IC 有望在網絡、圖形、AI/ML 和高性能計算等領域產生廣泛影響，特別是對于需要超高性能、低功耗器件的應用而言。具體的應用領域包括多核 CPUs、GPUs、數據包緩沖器/路由器、智能手機和 AI/ML 應用。

從設計的角度來看，要實現真正的 3D 集成，需要對某些設計工具進行一些加強。尤其在架構分析、熱分析、多裸片間的排置、時序、測試和驗證方面的功能都需要提升。此外，還需要新的系統級功能，如頂層規劃和優化、芯片裸片（die）之間和晶粒（chiplet）之間的信號完整性和 IC/封裝協同設計。

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