概述

該項(xiàng)目包含使用高級綜合 (HLS) 的 2D 中值濾波器算法的實(shí)現(xiàn)。該項(xiàng)目的目標(biāo)是在不到 3 ms的時間內(nèi)對測試圖像進(jìn)行去噪，同時消耗不到 25% 的可用 PL 資源。特征如下：

包含具有任意精度數(shù)據(jù)類型的高效數(shù)據(jù)類型管理。

采用 HLS 編譯指示來確保最佳系統(tǒng)性能。

通過多個測試用例進(jìn)行驗(yàn)證。

內(nèi)容

該項(xiàng)目包含以下內(nèi)容：

2D中值濾波器算法的源代碼文件

C 仿真文件

協(xié)同仿真文件

綜合文件

包含干凈和有噪聲的圖像數(shù)據(jù)的 CSV 文件

仿真和綜合過程的屏幕截圖

設(shè)置和安裝

該項(xiàng)目已在 Vivado HLS 中設(shè)計和測試。要設(shè)置并運(yùn)行項(xiàng)目：

克隆此倉庫：git clone

打開 Vivado HLS 軟件并導(dǎo)入項(xiàng)目。

加載包含圖像數(shù)據(jù)的 CSV 文件。

運(yùn)行 C 仿真以確保算法正常運(yùn)行。

進(jìn)行綜合和協(xié)同仿真。

用法

將項(xiàng)目導(dǎo)入 Vivado HLS 后：

運(yùn)行 C 仿真以驗(yàn)證中值濾波器的功能。

執(zhí)行綜合過程以查看資源利用率報告并進(jìn)行必要的調(diào)整。

執(zhí)行協(xié)同仿真以確保綜合設(shè)計的行為符合預(yù)期。

請注意：可能需要根據(jù)所使用的 FPGA 板調(diào)整代碼中的 HLS 編譯指示以獲得最佳性能。

最終設(shè)計應(yīng)用于測試數(shù)據(jù)時，在不到 12 ms的時間內(nèi)實(shí)現(xiàn)了去噪，總體 PL 資源利用率約為 13%。

審核編輯：劉清