建立時(shí)間 ：時(shí)鐘上升沿之前數(shù)據(jù)保持穩(wěn)定時(shí)間

保持時(shí)間：在時(shí)鐘上升沿之后數(shù)據(jù)保持穩(wěn)定的時(shí)間。

建立時(shí)間Tsu

根據(jù)時(shí)鐘周期公式：

Tco+Tdata+Tsu-Tskew< Tcycle

可以推導(dǎo)出建立時(shí)間的裕量Sslack為：

Tcycle-(Tco+Tdata+Tsu-Tskew) >0

當(dāng)Sslack大于等于0時(shí)即滿足建立時(shí)間的要求。

保持時(shí)間Th

保持時(shí)間的目的是防止下一次的數(shù)據(jù)傳輸過快，將本次的數(shù)據(jù)沖刷掉，是對(duì)上次數(shù)據(jù)時(shí)間的約束。經(jīng)過Tsu建立時(shí)間之后，觸發(fā)器進(jìn)入建立時(shí)間階段，在該階段最擔(dān)心的問題是下一次的數(shù)據(jù)來的太快，導(dǎo)致還未滿足保持時(shí)間的要求。

所以要求下一次數(shù)據(jù)到來的時(shí)間要大于Th，而下一次數(shù)據(jù)到來的時(shí)間為:

Tco+Tdata-Tskew

所以保持時(shí)間裕量計(jì)算公式為：

Hslack=(Tco+Tdata-Tskew) >0

扇入與扇出

扇入 ：扇入系數(shù)是指門電路允許有幾個(gè)輸入，一般門電路允許的扇入系數(shù)為1~5，最多不超過8。

扇出 ：扇出系數(shù)是指門電路允許驅(qū)動(dòng)同類型的門的個(gè)數(shù)，也就是負(fù)載能力，一般門電路的扇出系數(shù)為8，驅(qū)動(dòng)器的扇出系數(shù)為25，體現(xiàn)了門電路的驅(qū)動(dòng)能力。

灌電流與拉電流

灌電流：當(dāng)門電路的輸出端為低電平時(shí)，邏輯門的輸入電流為灌電流。灌電流越大，邏輯門輸出低電平就越高。

拉電流：當(dāng)門電路的輸出端為高電平時(shí)，邏輯門的輸出電流為拉電流。拉電流越大，邏輯門的輸出高電平就越低。

上拉電阻和下拉電阻

上拉電阻：上拉電阻就是將一個(gè)不確定信號(hào)的電平鉗位在高電平（拉電流），來增加高電平時(shí)的驅(qū)動(dòng)能力，以解決邏輯門驅(qū)動(dòng)能力不足的問題。

下拉電阻：下拉電阻就是將一個(gè)不確定信號(hào)的電平鉗位在低電平（灌電流），其作用是吸收電流，防止灌電流過大提高邏輯門的輸出電壓大小。

當(dāng)輸出負(fù)載大于其負(fù)載能力時(shí)：

1、 邏輯門輸出低電平時(shí)，可能灌電流過大，輸出電壓Vol可能大于規(guī)定的Volmax

2、 邏輯門輸出高電平時(shí)，可能拉電流過大，輸出電壓Voh可能小于規(guī)定的Vohmin

3、 輸出的傳播延時(shí)大于規(guī)格說明的延遲值，主要表現(xiàn)為Net_delay（Tdata）

4、 輸出的上升和下降時(shí)間可能會(huì)高于規(guī)定值

5、超負(fù)載工作，電流較大，降低其可靠性，最終引起器件失效

Setup Violation與Hold Violation

根據(jù)建立時(shí)間公式Tsu：

Tcycle-(Tco+Tdata+Tsu-Tskew) >0

以及保持時(shí)間公式Th：

Hslack=(Tco+Tdata-Tskew) >0

當(dāng)發(fā)生Setup Vioalation或Hold time Violation時(shí)，由于Tco是寄存器的固有屬性，系統(tǒng)時(shí)鐘一般也是固定的，可通過減小Tdata（當(dāng)Sslack<0時(shí)）或者增大Tdata（當(dāng)Hslack<0時(shí)），完成時(shí)序違例的優(yōu)化：

舉一反二，以保持時(shí)間違例進(jìn)行說明，控制Tdata，Tdata包含數(shù)據(jù)延遲和布線延遲兩部分，其關(guān)鍵在于如何降低數(shù)據(jù)延遲和布線延遲。

（1）、減小扇出Fanout，根據(jù)上文的分析可以分析Fanout較多時(shí)增加Net_delay，不利于時(shí)序收斂。減小扇出的方法有：

a、寄存器復(fù)制，幾個(gè)寄存器復(fù)制原先的驅(qū)動(dòng)信號(hào)，分擔(dān)原本由一個(gè)寄存器驅(qū)動(dòng)的多個(gè)模塊。

b、設(shè)置Max_Fanout，在代碼中設(shè)置信號(hào)屬性，將對(duì)應(yīng)的Max_Fanout設(shè)置為一個(gè)合理的值，當(dāng)實(shí)際中fanout超過此值時(shí)，綜合器極性自動(dòng)優(yōu)化，但是過低的扇出可能造成設(shè)計(jì)阻塞反而不利于約束。

c、BUFG，全局緩沖

（2）、減小邏輯級(jí)數(shù)Logic Level，一個(gè)Logic Level的延遲對(duì)應(yīng)的是一個(gè)LUT（查找表）和一個(gè)Net的延遲，對(duì)應(yīng)不同的器件，不同頻率的設(shè)計(jì)所能容納的Logic Level不同，一般可通過重定時(shí)（Retiming）解決Logic Level過大問題，使用的方法為：流水線，將過于冗長的組合邏輯增加寄存器進(jìn)行打拍。對(duì)于時(shí)鐘偏斜△T來說因?yàn)椴淮_定正負(fù)，其對(duì)建立時(shí)間和保持時(shí)間的影響是相反的，所以我們希望|△T|盡可能的小，所以盡量不要用生成時(shí)鐘，而采用全局時(shí)鐘，這樣才會(huì)有更小的|△T|。