今天要介紹的時(shí)序分析基本概念是 Slew ，信號(hào)轉(zhuǎn)換時(shí)間，也被稱(chēng)為transition time。是指電壓從10%VDD上升到90%VDD所需要的時(shí)間，或者是從90%VDD下降到10%VDD所需要的時(shí)間，當(dāng)然也可以是20%VDD上升到80%VDD的時(shí)間，具體要看timing lib庫(kù)里面的定義，如：

# Falling edge thresholds:

slew_lower_threshold_pct_fall : 10.0;

slew_upper_threshold_pct_fall : 90.0;

# Rising edge thresholds:

slew_lower_threshold_pct_rise : 10.0;

slew_upper_threshold_pct_rise : 90.0;

信號(hào)上升和下降的轉(zhuǎn)換時(shí)間過(guò)長(zhǎng)意味著該單元內(nèi)部電路的速度很慢，延時(shí)就比較長(zhǎng)。在sdc中，用以下命令來(lái)限制slew大小。

set_max_transition 0.1 -clock_path [all_clocks]

對(duì)CTS來(lái)說(shuō)，這也是一個(gè)target值，當(dāng)你設(shè)定了一個(gè)slew target后，CTS engine會(huì)通過(guò)插入buffer或者upsize等操作，盡可能地去滿(mǎn)足整個(gè)target值。當(dāng)然，slew也不是越小越好，過(guò)小的slew會(huì)導(dǎo)致CTS階段在clock path上插入過(guò)多的buffer，從而影響到skew的balance以及功耗和面積。