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MIPI2.5G DPHY TX demo移植指南

XL FPGA技術(shù)交流 ? 來源:XL科技 ? 作者:XL科技 ? 2023-07-14 10:21 ? 次閱讀

最近陸續(xù)有客戶在評估易靈思的Ti180。Ti180的MIPI 2.5G是硬核。今天做一個簡單的移植來試驗(yàn)下MIPI DSI 驅(qū)屏。

MIPI 2.5G DPHY簡介

Ti180有4組MIPI 2.5G DPHY,每組是4組數(shù)據(jù)和一個時(shí)鐘

支持MIPI DPHY1.2版本協(xié)議

支持ULPS.

支持連續(xù)與非連續(xù)時(shí)鐘模式。

支持反向傳輸。

MIPI TX 參考時(shí)鐘來源?

MIPI TX的參考有GPIO,PLL輸出和core三個來源。

1342c1ea-21ec-11ee-962d-dac502259ad0.png

(1)如果是GPIO 輸入,請參考pinout設(shè)計(jì)文件里有一欄Hard Block PLL REFCLK.就是指如果硬件如果參考時(shí)鐘從外部供給時(shí)指定的管腳。這是在硬件設(shè)計(jì)時(shí)需要注意的,需要提前規(guī)劃好時(shí)鐘的來源。

136376b0-21ec-11ee-962d-dac502259ad0.png

(2)如果把時(shí)鐘參考設(shè)置為PLL又應(yīng)該怎么使用,明顯IP核上并沒有給出任何設(shè)置PLL參考源的選項(xiàng)。PLL的參考只能是固定的。當(dāng)我們選擇PLL的時(shí)候,下圖的Resource會指定需要用那個PLL,如下圖的PLL_TL1,這時(shí)我們就必須要使用PLL_TL1,但是選擇的是PLL_TL1的輸出的那個時(shí)鐘呢?在下圖的Instance后面還是空白的。

1382e888-21ec-11ee-962d-dac502259ad0.png

于是我們新建一個PLL_TL1,并把所有的輸出時(shí)鐘都打開。

13a277a2-21ec-11ee-962d-dac502259ad0.png

當(dāng)我們再次查看DPHY的參考時(shí),發(fā)現(xiàn)Instance已經(jīng)不再為空,因?yàn)槭侵付藀ll_inst__CLKOUT3.說明用的是PLL_TL1的clk_out3,所以在設(shè)計(jì)時(shí)也要注意對該時(shí)鐘的規(guī)劃。

13ce9cc4-21ec-11ee-962d-dac502259ad0.png

(3)如果時(shí)鐘選擇Core呢?這時(shí)時(shí)鐘可以手動輸入想選擇的時(shí)鐘,無論是從GCLK輸入的還是PLL輸出的。

13eb3c8a-21ec-11ee-962d-dac502259ad0.png

另外需要提醒要注意時(shí)鐘頻率的選擇哦。

如果要修改速率DPHY部分應(yīng)該做什么呢?

(1)修改PHY Bandwidth參數(shù)

140a296a-21ec-11ee-962d-dac502259ad0.png

(2)在Timing中也可以確認(rèn)

142be352-21ec-11ee-962d-dac502259ad0.png

(2)修改clk_byte_HS ,該時(shí)鐘要求為phy_clk_byte_HS的兩倍。

時(shí)鐘方案

該demo中MIPI DSI TX的IP部分時(shí)鐘主要如下,

(1)在DPHY中會生成一個phy_clk_byte_HS給DSI TX IP。

(2)同時(shí)還會通過PLL輸出一個clk_byte_HS 給DSI TX IP,該時(shí)鐘要求是phy_clk_HS的兩倍,demo上這兩個時(shí)鐘并不同源。

(3)另外PLL還提供了MIPI TX IP需要的pixel_clk和axi_clk。

1446f4da-21ec-11ee-962d-dac502259ad0.png

復(fù)位處理:

(1)DSI TX IP是有initial時(shí)間的,所以要等待initial時(shí)間過后再配置寄存器才能發(fā)送出去。

(2)video輸出復(fù)位要在寄存器配置完成之后才能釋放。

寄存器配置:

Ti180的寄存器配置與Ti60一樣,易靈思提供了一個DSI porch cal.xlsx表,輸入想要配置的timing生成IP核的配置參數(shù);

另外,屏的配置要根據(jù)屏廠提供的相關(guān)資料來使用,這是因?yàn)榧拇嫫鞯拿顣泻艽蟛町悺>唧w怎么使用晚些時(shí)間再更新。

移植說明:

該demo是MIPI DPHY 4lane 1G輸出。內(nèi)部產(chǎn)生了一個彩條。

(1)MIPI屏速率是1Gbps4 lane.

(2)分辨率是1920x1080

(3) demo來自易靈思提供的DSI TX demo。

(4)目前demo板沒有預(yù)留MIPI的GPIO參考,為了方便就直接通過Core時(shí)鐘來驅(qū)動(PLL輸入還是要指定位置的),實(shí)際這個時(shí)鐘也是從PLL輸出的。

(5)屏使用的是易靈demo板中提供的手機(jī)屏。

146c043c-21ec-11ee-962d-dac502259ad0.png

(3)目前MIPI DSI TX IP里面有兩個參數(shù),clk_byte_HS和phy_clk_byte_HS,而且文檔明確說明clk_byte_HS是phy_clk_byte_HS的2倍。如果在DPHY中把數(shù)據(jù)總線位寬修改成16位,還必須是2倍關(guān)系嗎?

148a0bbc-21ec-11ee-962d-dac502259ad0.png

 .clk_byte_HS        (dphy_byte_clk  ),
.clk_pixel(i_sysclk),
.phy_clk_byte_HS(mipi_dphy_tx_pclk),

注意:

(1)如果使用易靈思原廠提供的demo板評估,要連接R171,這個是LCD屏的復(fù)位信號

(2)屏的參數(shù)與IP的參數(shù)目前共用。

更新說明

-v2:

(1)增加了屏復(fù)位和寄存器配置說明。

(2)使用聚吉鑫科技的1080p60的LCD屏

審核編輯:湯梓紅
聲明:本文內(nèi)容及配圖由入駐作者撰寫或者入駐合作網(wǎng)站授權(quán)轉(zhuǎn)載。文章觀點(diǎn)僅代表作者本人,不代表電子發(fā)燒友網(wǎng)立場。文章及其配圖僅供工程師學(xué)習(xí)之用,如有內(nèi)容侵權(quán)或者其他違規(guī)問題,請聯(lián)系本站處理。 舉報(bào)投訴
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原文標(biāo)題:MIPI2.5G DPHY TX demo移植 -v2

文章出處:【微信號:gh_ea2445df5d2a,微信公眾號:FPGA及視頻處理】歡迎添加關(guān)注!文章轉(zhuǎn)載請注明出處。

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